摩尔定律的现在及未来
摩尔定律的本质是创新，我们可以自信地说创新将永不止步
摘要：
英特尔不懈推进摩尔定律，在制程工艺基础创新方面有着深厚底蕴。
在推进摩尔定律的过程中，先进封装为架构师和设计师提供了新工具。
英特尔拥有完备的研究体系，这让我们有信心延续摩尔定律。
总而言之，在不断践行摩尔定律的使命时，设计师和架构师拥有多种选择。
本文作者：Ann Kelleher博士
英特尔执行副总裁兼技术开发总经理
引言
图1：原图来自《在集成电路上容纳更多组件》一文①
1965年，英特尔的联合创始人戈登·摩尔预测，单个芯片上的晶体管数量大约每两年翻一番，而成本只会有极小的增加①。该预测被称为摩尔定律，如图1所示。单个设备上的晶体管或组件越多，在单个设备性能提升的同时，其成本却在降低。
在新冠肺炎疫情的影响下，世界的数字化在过去两年里急剧加速，而半导体产业及其创新强化了数字化进程。
技术对人类而言从未像现在这样重要。在四大超级技术力量的推动下，万物都在数字化。
——帕特·基辛格
英特尔CEO
这四大超级技术力量是无所不在的计算、从云到边缘的基础设施、无处不在的连接和人工智能，它们将超越并改变世界。目前，我们看到世界对算力的需求永无止境，更多的算力将持续推动行业进行更多创新。例如，全球每天会产生约270000PB（即27x1019）的数据②。预计到2030年，平均每个人将拥有1petaflop（每秒进行1015次浮点运算）的算力和1PB的数据，时延不到1毫秒③。这种对计算能力越来越强的需求，是驱动行业推进摩尔定律的动力。
40多年来，英特尔工程师不断创新，将越来越多的晶体管整合到更小的芯片上，持续推进摩尔定律。2010年代中后期，业界曾多次预测“摩尔定律已死”，我觉得这样的报道被过分夸大了。创新并未止步，英特尔将一如既往地通过制程工艺、封装和架构等方面的创新来推进摩尔定律。挑战一直存在，而英特尔也已准备好面对挑战。
当下的创新
制程
图2：随时间的推移，晶体管方面的创新
如图2所示，英特尔不懈推进摩尔定律，在制程工艺的基础创新方面有着深厚底蕴。当芯片上的特征缩小到原子级别大小时，英特尔的工程师和科学家不断面临着物理学带来的挑战并克服它们。凭借高k金属栅极技术、三栅极3D晶体管和应变硅等发明，英特尔持续提供突破性技术以推进摩尔定律。到2000年代后期，随着物理尺寸不断缩小，业界意识到需要其他领域的创新以跟上摩尔定律的步伐，包括材料科学、新的制程架构和设计工艺协同优化（DTCO）。
英特尔下一个伟大的架构创新是RibbonFET，这是英特尔在Gate All Around（GAA）晶体管上的实现，将与Intel 20A一同推出。RibbonFET代表了英特尔自FinFET以来的首个全新晶体管架构。RibbonFET能在更小的占用空间中，以相同的驱动电流提供更快的晶体管开关速度。同时，英特尔还提供业界首个背面电能传输架构PowerVia。以前，电源来自裸片顶部并与信号互连“竞争”。现在通过分离电源和信号，能更有效地使用金属层，这减少了对两者的权衡，并提升了性能。下一代极紫外（EUV）光刻技术，即高数值孔径（High-NA），进一步提高了分辨率并减少误差，降低了制程工艺的复杂性，同时提高了设计规则的灵活性。英特尔正与ASML及其他生态伙伴紧密携手，率先将这项技术投入量产。
这些例子只是开始。在Intel 20A和Intel 18A节点引入RibbonFET和PowerVia之后，新的后续制程节点已经在开发中，进一步优化了功耗、性能和密度。这些进步得益于多项创新，包括后端金属电阻和电容的改进、晶体管架构和库架构的改进。正如英特尔在2021年7月所宣布的，随着英特尔逐步实施这些创新和其他方面创新，我们预计到2024年在晶体管的每瓦性能水平上与行业齐头并进，到2025年取得领先地位。
封装
图3：随时间的推移，封装方面的创新
封装的作用及其对摩尔定律微缩的贡献正在演进。直到2010年代，封装的主要作用是在主板和芯片之间传输电源和信号，并保护芯片。从引线键合技术和引线框架封装，到陶瓷基板上的倒装芯片技术，再到对有机基板的采用和多芯片封装的引入，彼时的每一次演进都增加了连接数量。这些连接能支持芯片中的更多功能，而这也是摩尔定律微缩所需的。封装是实现摩尔定律效益的载体。（如图3所示）
展望未来，随着进入先进封装时代，我们看到封装带来了晶体管密度的提升。甚至连戈登本人也意识到了封装的重要性，并在他的原始论文中写到：“事实证明，用较小的功能模块构建大型系统可能会更经济，这些功能模块将分别进行封装和互连。”④随着进入先进封装时代，这些2D和3D堆叠技术为架构师和设计师提供了工具，以进一步增加单个设备的晶体管数量，并将有助于实现摩尔定律所需的微缩。
例如，英特尔的嵌入式多芯片互连桥接（EMIB）技术，允许设计师在封装中（如戈登所说）“容纳更多晶体管”，从而远远超过单个芯片的尺寸限制。EMIB技术还支持在一个封装中使用来自不同工艺节点的芯片，允许设计师为特定IP选择最佳工艺节点。英特尔的Foveros技术提供了业界首创的有源逻辑芯片堆叠能力，能在三维空间中增加逻辑晶体管。这两项成就体现了英特尔在为单个封装内提供越来越多晶体管的方式上，发生了显著变化。结合起来，这些技术可以实现前所未有的集成水平。例如Ponte Vecchio，英特尔将47种不同的晶片组合在一个封装中，为先进封装功能树立了新的基准。
英特尔即将推出的下一代Foveros技术——Foveros Omni和Foveros Direct，提供了新的微缩、新的互连技术和新的混搭能力。Foveros Omni进一步将互连间距微缩到25微米，并增加了多个基础晶片的选择，与EMIB技术相比，其实现了近4倍的密度提升，同时也扩展了英特尔混搭基础晶片的能力。Foveros Direct引入了无焊料直接铜对铜键合，可实现低电阻互连和10微米以下的凸点间距。由此产生的互连能力，为功能性裸片分区开辟了新的视野，这在以前是无法实现的。同时，该技术还能垂直堆叠芯片的多个有源层。随着这些技术和其他技术进入市场，先进封装将为设计师和架构师提供另一种工具用于推进摩尔定律。
未来的创新
组件研究
图4：英特尔组件研究团队的主要研究领域
正如我之前提到的，我认为创新以及最终用户的需求推动了摩尔定律的发展。英特尔的组件研究团队专注于三个关键研究领域（如图4所示），为未来更强大的计算提供基础构建模块。英特尔有着完备的研究体系，这让我们有信心在未来十年或更长时间持续推进摩尔定律。推进摩尔定律的未来创新，只受限于我们的想象力。最近，在2021年IEEE国际电子器件会议（IEDM）⑤上，英特尔概述了未来创新的几个领域。
英特尔研究工作的重点之一，是能在相同面积上提供更多晶体管的微缩技术。这包括光刻技术的创新，例如分子定向自组装技术（DSA），以改进边缘粗糙度和提高边缘定位精准度⑥。我们还在研究仅有几个原子厚度的新型材料，以制造更薄的晶体管，从而缩小它们的整体尺寸。除了类似这样的创新外，英特尔正在打造可行性技术以垂直堆叠晶体管，或是单片集成在同一块芯片上；或是像芯粒（chiplets）一样，通过使用先进封装技术，如混合键合（hybrid bonding）技术，不断缩小垂直界面间距。借由新材料、晶体管架构创新、光刻技术突破和封装发明等带来的自由度，设计师只会受限于想象力。
随着通过微缩实现更强大的计算，英特尔需要为芯片带来新的功能并突破其限制，通过集成新材料能更高效地提供电源并满足对内存的更大需求。英特尔还在研究铁电和反铁电材料，它们可以在不依赖低漏电晶体管的情况下，根据不同类型的物理特性保持其电荷状态。英特尔发明了一种基于铁电材料独特物理特性的新型内存架构，该架构通过使用一个具有多个并联电路的存取晶体管，实现存储单元位密度的显著提升。对于缓存和主内存之间的嵌入式密集内存层而言，铁电内存是非常好的选择。
英特尔也在拥抱量子领域，不仅仅是以量子计算的形式，还在探索基于物理和材料科学新概念所衍生的新技术，这在未来可能会改变世界的计算方式。摩尔定律的长期发展，需要解决当前基于CMOS的计算对功耗需求呈指数增长的问题⑦。为了持续推进摩尔定律，需要在环境室温下利用材料中的量子效应（称为量子材料），以扩展超低功耗解决方案。在2021年的IEDM上，英特尔分享了超越CMOS器件研究的一个巨大里程碑：磁电自旋轨道（MESO）逻辑器件的首次功能演示，其读写组件能在室温下正常工作。自旋轨道输出模块和磁电输入模块都集成在器件中，并通过施加输入电压实现磁化状态反转。凭借其能实现更高功能多数决定门（与NAND和NOR相比）的能力，由3个MESO器件形成的超低功耗多数决定门就能执行一个1位加法器，否则需要28个CMOS晶体管⑧。
总结
图5：摩尔定律下单个设备晶体管数量的变化：
过去、现在及未来
根据摩尔定律预测，单个设备的晶体管数量将每两年翻一番。摩尔定律由创新驱动，图5展示了过去、现在及未来单个设备晶体管数量的变化。在最初的40年里，晶体管数量的增长主要得益于制程工艺的创新。展望未来，晶体管数量的增长将同时得益于制程工艺和封装的创新。英特尔的制程工艺将继续实现历史性的密度提升，同时英特尔的2D和3D堆叠技术为架构师和设计师提供更多工具，以增加单个设备的晶体管数量。当展望High NA、RibbonFET、PowerVia、Foveros Omni和Foveros Direct等创新技术时，英特尔意识到创新永无止境，因此摩尔定律仍将继续前行。
总而言之，当考虑到所有制程工艺和先进封装创新时，英特尔有诸多选择能继续按照客户要求的节奏，将单个设备的晶体管数量翻一番。只有当创新停止时，摩尔定律才会失效，而英特尔在制程工艺、封装和架构方面的创新将永不止步。预计到2030年，英特尔将在单个设备中提供约1万亿个晶体管，我们正为实现这一目标不懈努力。
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①戈登·摩尔，“《在集成电路上容纳更多组件》，转载自《Electronics》第38卷，第8期，1965年4月19日，第114页”，载于IEEE固态电路协会通讯，第11卷，第3期，第33-35页，2006年9月，doi：10.1109/N-SSC.2006.4785860。(https://newsroom.intel.com/wp-content/uploads/sites/11/2018/05/moores-law-electronics.pdf)
②据IDC相关数据显示，每天生成267,906PB的数据。
③基于英特尔内部分析的预测
④戈登·摩尔，“在集成电路上容纳更多组件，转载自《Electronics》第38卷，第8期，1965年4月19日，第 114 页。”，载于IEEE 固态电路协会通讯，第11卷，第3期，第33-35页，2006年9月，doi：10.1109/N-SSC.2006.4785860。
⑤IEEE 国际电子器件会议（IEDM）是世界顶级论坛，报告半导体和电子器件技术、设计、制造、物理和建模领域的技术突破。IEDM涵盖纳米级CMOS晶体管技术、先进存储器、显示器、传感器、MEMS器件、新型量子和纳米级器件和现象学、光电子学、电源和能量收集器件、高速器件以及制程工艺技术和器件建模与仿真。
⑥使用EUV解锁间距微缩：用于多间距光栅定义的互补性EUV和DSA方法，Eungnak Han、Gurpreet Singh、Tayseer Mahdi、Florian Gstrein，英特尔公司（美国）。[11326-25]
⑦https://www.src.org/about/decadal-plan/ 十年计划：巨变 #5：“不断增长的计算能耗与全球能源生产正在创造新的风险，而新的计算范式为显著提高能效带来了机会”。
⑧IEEE会刊（第101卷，第12期，2013年12月）。DOI: 10.1109/JPROC.2013.2252317
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