高速Serdes技术的发展趋势和挑战（上）

关键词：Serdes、PAM4、数据时钟、恢复

Serdes是英文单词串行器（Serializer）和解串行器（De-Serializer）的合成词，可以称之为串行解串器。根据其功能来讲，Serdes就是在发送端将并行数据转换为串行数据，在接收端将串行数据恢复为并行数据的电路。

目前，Serdes技术在有线通信方面已经得到了广泛应用。按照应用连接的类型，主要分为芯片与光模块的互联、芯片与芯片的互联、以及以太网互连。

以太网接口主要有10BASE-T、10BASE-F、100BASE-T、10BASE-FX、1000BASE-X、1000BASE-T接口，在跨城市互联中将主要用到GE及以上的接口。GE物理接口有1000BASE-X（802.3z标准）和1000BASE-T（802.3ab标准）两种。未来的高速率接口（100G或以上）均为GE类型，为了与100GE兼容，OTU4标准的制定为100GE，高端路由器厂家目前均可提供100GE，并大部分计划开发100GE OTN接口 ^[1-2]。可以预见的是未来的高速端口将是以太网和OTN这两种类型。

在以并行通信主导的内存颗粒的访问接口领域，也有分别是海力士和AMD主导的HBM（High BandwidthMemory，高带宽存储器）^[3-4]以及Intel支持、美光主导的HMC（Hybrid Memory Cube）^[5]等串行接口，作为与DDR5不同的一种演进方向。

由此我们可以看到，Serdes已经跟随通信协议，广泛应用在电信、IT和个人消费电子领域。并且随着通信容量的快速提升，各种通信协议的单通道数据率也快速提升，例如图1所示的几种协议演进。

技术现状

目前，国际上最先进的Serdes单通道为64~128 Gbit/s之间。在功耗方面，除了单通道最大功耗（mW）外，由于电路功耗跟工作的数据率强相关，所以通常也使用每bit消耗的功耗（pJ/b）来衡量。在ISSCC 2019会议上，IBM发表的单通道128 Gbit/s 1.3 pJ/b的发送器和100 Gbit/s 1.1 pJ/b的接收器，基本代表了当前国际Serdes技术的最高水平 ^[6-7]。

令人注意的是，华为旗下的海思半导体在Serdes领域也有相当先进的技术，已经形成了从45 nm～7 nm工艺，10 Gbit/s～64 Gbit/s的多款IP核，并在近百款芯片中商用。在2018年和2019年的ISSCC会议上，华为加拿大研究所先后发表了基于台积电16 nm 64 Gbit/s和7 nm 60 Gbit/s的Serdes，并且接近商用，代表着国产Serdes技术的最高水平^[8-9。

另外，清华大学、北京大学、东南大学等院校在Serdes领域研究也取得了很大的进步，有多篇32Gbit/s、40Gbit/s、50Gbit/s的学术成果^[10-13]。

发展历程

Serdes技术的发展，依本文作者观点，可以分为以下几个阶段。

第1阶段：单通道数据率低于6 Gbit/s，工艺一般采用45 nm及以上。此时Serdes数据率相对较低，对Serdes电路设计、锁相环（PLL）的指标、链路信号完整性要求较低，接收端（Receiver，RX）采用固定CTLE参数等可以满足需求。

第2阶段：单通道数据率从6 Gbit/s～15 Gbit/s，工艺水平一般在28 nm～45 nm。此时，对PLL设计指标要求提升，而且RX的连续时间线性均衡器（Continuous time linear equalizer，CTLE）、判决反馈均衡器（Decision Feedback Equalizer，DFE）要求采用自适应等算法，使得在不同链路应用场景下获得CTLE最优配置，还能根据高低温变化带来的链路信号完整性变化，动态调整接收DFE参数，使得误码率在协议规定范围以内。

第3阶段：单通道数据率从15 Gbit/s到30 Gbit/s，工艺水平一般在16 nm到28 nm。工艺参数对电路的影响、功耗等问题变得更为突出，需要更加精细的设计电路以及封装、单板、连接器等。

第4阶段：单通道最高数据率大于30 Gbit/s以上，采用16 nm甚至更先进的工艺水平。通常在30 Gbit/s以下的应用可以采用传统的NRZ编码，30 Gbit/s以上的应用需要考虑采用PAM-4编码，通过牺牲信号的幅度来换取时序上的宽裕。因此，Serdes架构有了很大变化，通常会采用DSP和高速ADC等技术来处理PAM-4编码^[14-19]。

一个完整的Serdes系统，包括参考时钟，PLL，上层协议，编解码，发送端（Transmitter，TX），信道，接收端（RX）等部分组成。其中有源器件主要是芯片本身如Serdes的收发端，外部的ESD防护器件，光模块等；无源器件包括单板、背板及走线，AC耦合电容连接器，背板，SMA头，线缆等。

下面，我们进一步从这些方面讨论Serdes的发展趋势和挑战。

协  议

Serdes通常作为通信协议的物理层的物理介质（PMA）子层部分，由此要严格准从协议规定。Serdes作为一个芯片的底层模块，除了满足单一的通信协议数据率越来越高的挑战，基于成本等考虑，通常还要求同一个Serdes IP核能够兼容多种协议。

从Serdes设计的角度，常见的通信协议可以分为几大类别。

第1类：普通的协议。此类协议除了数据率，位宽及其电气参数差异外，没有对Serdes提出其他特殊要求。

第2类：PCIE、SAS、SATA等协议。这几种协议，要求根据链路的恶劣情况进行调整速率，即速率可自协商，这时Serdes可以被上层控制。并且由于多应用在个人电脑、数据中心等领域，对EMI辐射有要求，所以要求Serdes有对扩频时钟（SSC）的产生和接收能力。并且PCIE支持热插拔，由此要能够检测对端器件是否在位，满足热插拔需求。另外还要支持功耗管理等功能^[20-21]。

第3类：PON协议。此类协议要求支持连续（Continue）收发和突发（Burst）收发模式，而一般CDR会对连续长时间的1信号或者0信号产生锁定异常，因此CDR需要特殊的架构才能满足此类协议的要求^[22]。

锁相环

常见的锁相环通常基于LC振荡器（LC VCO）或者环形振荡器（Ring VCO）结构。

环形振荡器易集成、面积小、且容易产生多相位的时钟。LC振荡器的电感占用芯片面积较大，设计难度较高，优点是相噪性能更好。但是随着Serdes数据率的提高，电感越小谐振频率越高，所以电感占用面积大的缺点有所缓解。反而是环形振荡器PLL的功耗、相噪等问题，无法满足更高的要求。但是随着Serdes对PLL频率、相噪、功耗等提出了越来越高的要求。在10 Gbps以上的Serdes设计中，通常会使用基于LC VCO的PLL，以获得更好的相噪水平。

从LC VCO-PLL和ring VCO-PLL的性能比较我们可以看出：LC VCO-PLL在抖动方面具有较大优势，在约（4~5）GHz以下的低频应用时，ring VCO-PLL在功耗和面积上有一定优势。但随着频率的更加，ringVCO需要更大的电流来提高振荡频率，LC VCO占最大面积的电感和电容器件将更小，所以功耗和面积缺点不再那么突出了。

一般来说，在5~8 GHz以下的应用中，基于ringVCO的PLL是可行的。如果在更高的频率，基于LCVCO的PLL更为合适。

作者信息

湛伟，硕士，副主任工程师，来自成都华微电子科技有限公司

*参考文献

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[20] PCI Express® Base Specification Revision 4.0Version 1.0[S].PCI-SIG,2017.

[21] Serial Attached SCSI - 4 (SAS-4) draft[S].2016.

[22] Gigabit-capable Passive Optical Networks (GPON):General characteristics[S].ITU-T,2003-2012.

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