超越96层，3D NAND工艺存在哪些挑战？
伴随3D NAND的层数超越96层，它的工艺存在哪些挑战呢？今天，泛林集团高级化学气相沉积工艺制程专家，Steve Shih-Wei Wang，将和大家一起探讨3D NAND工艺中的挑战和机遇。
原文链接：
https://www.coventor.com/blog/3d-nand-challenges-beyond-96-layer-memory-arrays/
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与2D NAND技术中的扩展实践不同，在3D NAND中降低位成本和增加芯片密度的直接方法是增加层数。2013年，三星交付了首款采用MLC技术的24层V-NAND产品。五年后的2018年，3D-NAND供应商均宣布将使用TLC生产96层NAND。根据最新报道，供应商已经在开发包含更多层数的下一代3D NAND。然而，3D NAND的工艺存在哪些难题？随着使用层数的增加，它的上限又是什么呢？
图1：3D NAND存储器阵列
和关键工艺挑战
（来源：泛林集团）
替代层的模具堆叠
模具堆叠要求严格的均一性和缺陷控制、最低的面内位移和氮化硅收缩，确保在经受热应力后晶圆弯曲度在可接受的范围，并具备高氮化硅/氧化硅湿式刻蚀选择性，以实现所需的图形精度和电性能。而增加叠加层数会增加出现缺陷的几率（因为缺陷会向上层蔓延），放大器件应力（导致晶圆弯曲或翘曲），以及增加工艺的复杂性和管理难度。
2
字线（WL）阶梯定义
目前，多道字线光刻步骤通过重复的垂直步骤刻蚀和2D剪裁，以提供3D NAND器件中使用的字线阶梯的“上下”形状。这一系列工艺步骤要求对字线触点进行精确的刻蚀侧面、修剪刻蚀均匀性和回拉CD控制。当在给定的单元密度下添加更多3D NAND层时，字线阶梯也需要加长并占用更多空间。例如，对于一个32层的NAND器件，字线阶梯会从单元阵列的边缘延伸20μm。而对于一个128层架构，字线阶梯则将延伸80μm。受制于这一线性缩放效应影响，当前的字线阶梯设计可能是影响这种3D NAND架构单元效率和扩展的主要障碍。目前业界正在研究替代方案，以解决这一问题。
图2：(a) 通过重复的纵向与横向刻蚀修剪，
来确定字线触点垫片的位置；
(b) 形成的“上下”阶梯
（来源：泛林集团、目标分析）
3
高深宽比（HAR）存储器通道刻蚀
使用超高HAR刻蚀（深宽比大于40）来形成穿过90多NAND层的存储器通道所需的孔洞，挑战了当前等离子体刻蚀技术的物理极限，因为每个晶圆上需要刻蚀超过一万亿个孔。来自泛林集团的Harmeet Singh表示，这其中存在的问题包括“不完全刻蚀、弓型弯曲、扭曲，以及堆叠顶部和底部之间的CD差异。这些缺陷可能会导致短路、相邻存储器字符串之间的相互干扰以及其他性能问题。”叠加若干个存储器阵列（例如堆叠2个64层以提供一个等效的128层阵列）可以减轻HAR刻蚀的难度，但也会带来成本和良率问题。
图3：针对90层以上的结构，
高深宽比刻蚀与控制的挑战
（来源：泛林集团）
4
字线（WL）替换栅极填充
Harmeet Singh还表示，“对于替换栅极方案，字线钨提供了层内各个存储单元之间所需的关键传导链接。这一工艺特别具有挑战性，因为需要以最小的应力实现在复杂、狭窄、横向结构的存储堆叠单元里的无空隙填充。”此外，Singh还指出，具有高拉伸应力的传统CVD钨会导致晶圆弯曲，而工艺过程中氟向外扩散也会产生限制良率的缺陷。低氟含量钨（LFW）ALD工艺是一种可行的电流解决方案。但是，由于电阻率的原因，字线钨的厚度要求会限制堆叠层（ONON）厚度的压缩，从而导致存储器孔刻蚀的深宽比增加。在未来的NAND架构中，可能需要采用一种新的低电阻字线金属，用于支持扩展和增加堆叠层数。
图4：在深3D结构中，
很难实现均匀的无空隙填充
（来源：泛林集团）
5
生产力
随着3D NAND不断发展，位成本逐渐降低至2D NAND的水平以下，人们希望通过在垂直方向上扩展存储器规模，让3D NAND继续支持摩尔定律的位数增长。但是，如果这种位数增长仅仅依赖于总层数的增加，那么加工每个晶圆的时间所对应的成本就会变得异常高昂。如果晶圆的加工时间过长，则技术将难以被市场接受。最近，有公司宣称四位元QLC技术相较3D NAND可提升33%储存容量。这是业界缓解因堆叠高度增加而导致产能增长压力的措施之一。然而，相较于分辨TLC存储单元的8种电压状态，分辨QLC存储单元的16种电压状态会以减少写入寿命和影响性能为代价。如果不考虑浮动栅极或电荷捕获栅极方案的可用性，业界能否继续通过增加每单元的比特数来提升存储容量，这一点仍待探究。
总之，当前的3D NAND架构依旧存在某些瓶颈，它们限制了通过添加器件层数来增加架构密度的做法。这为创新型集成解决方案以及单个单元工艺技术和设备设计同时带来了挑战和机遇。下一次突破何时出现，我们将拭目以待。
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