新一轮科技革命吹响号角，Chiplet或成AI芯片关键“破局”点

每一次科技创新的浪潮都是通过突破某一项先进生产力要素，从而提升人类生产效率所实现。

回望前三次科技革命的步伐，不难发现，一项先进生产力从萌芽到被广泛使用，其核心在于能否变革人类的生产生活方式，带来生产效率大幅提升。

3月2日，国务院副总理刘鹤在北京调研集成电路企业发展并主持召开座谈会。刘鹤指出，我国已形成较完整的集成电路产业链，在局部已形成了很强的能力。发展集成电路产业必须发挥新型举国体制优势，尤其是我国拥有庞大的芯片消费市场和丰富的应用场景，这是市场经济下最宝贵的资源，是推动集成电路产业发展的战略性优势。

Chiplet是平衡性能与成本的

“灵丹妙药”

当前，摩尔定律逐步趋近于物理极限，新工艺制程发展虽然使得芯片的体积与性能不断迭代，但同时也带来了高昂的成本。

据IBS统计，28nm芯片的设计成本在4000万美元，16nm芯片设计成本约1亿美元，而5nm芯片的设计成本更高达5.4亿美元。

再继续发展下去，先进工艺的投入产出比已难以具备商业合理性，同时受制于光刻尺寸及晶圆厂良率，单芯片的面积也很难继续延伸，未来芯片设计的成本将直接“劝退”中小厂商，甚至大厂也需要摸一下自己的口袋。

而Chiplet的出现则是给了整个行业一个新的思路，Chiplet技术可以将大型7nm设计的成本降低25%，5nm及以下的制程节省的成本更多，基于Chiplet架构的芯片设计理念也逐步成为后摩尔时代提升芯片性能及算力的共识。

简单来说，Chiplet技术就是对原本复杂的SoC芯片的解构，将满足特定功能的裸片通过Die-to-Die内部互连技术与底层基础芯片封装组合在一起，类似于搭建乐高积木一般，最后集成为一个系统级芯片，如采用28nm的芯片，通过Chiplet的方式，便可使其性能和功能接近16nm甚至7nm工艺的芯片。

这样可以通过对不同功能模块的芯片选用合适的制程工艺，从技术方面实现各功能的最优化、成本的最小化、性价比的最大化、模块复用的灵活化。

来源：SiP与先进封装技术

随着 Chiplet小芯片技术的发展以及国产化替代进程的加速，在先进制程受到国外限制情况下，Chiplet为国产市场开辟了新思路，有望成为我国集成电路产业逆境中的突破口之一。

根据Gartner预测，基于Chiplet方案的半导体器件收入将在2024年达到505亿美元左右，2020-2024年间复合增速达98%。

近年来，国外厂商基于Chiplet技术在各领域都有所尝试，利用Chiplet技术在自身CPU、GPU等通用芯片上的应用已逐步商业化，可以将多颗不同工艺、不同功能的小芯片，通过2D、2．5D、3D等各种方式整合在一起，更灵活地制造大型芯片，当前AMD推出的锐龙、霄龙处理器，英特尔最新的酷睿、至强处理器，都是典型的小芯片架构，而苹果M2 Max芯片通过“简单”的拼接，更加充分地展示出Chiplet在封装互连技术、半导体制造和电路设计上的巨大想象空间。

放眼国内，在先进制程受到国外限制情况下，国产化替代进程逐渐加速，Chiplet也为国内厂商和市场开辟了新思路，是仅有的几种可满足国内日益增长的大算力需求的方式之一，有望成为我国集成电路产业在逆境中的突破口。

同时，面对碎片化且预算有限的算力芯片需求，Chiplet可快速部署高性价比的工程化方案。

全球各大科技巨头布局

Chiplet工艺

以ChatGPT为代表的的AI应用蓬勃发展，对上游AI芯片算力提出了更高的要求，头部厂商通过不断提升制程工艺和扩大芯片面积推出更高算力的芯片产品。

2022年，英伟达发布H100采用4nm工艺达到INT8算力1513 TOPS。

然而伴随摩尔定律逼近物理极限，制程升级和芯片面积扩大带来的收益边际递减，架构创新或将成为提升芯片算力另辟蹊径的选择。

2022年8月，国产厂商壁仞科技发布BR100 GPU，采用7nm制程+Chiplet技术，实现了高达2048 TOPS算力，创下全球GPU算力新纪录。

来源：壁仞科技

研究显示，当5nm芯片的面积达到200mm2以上，采用5 Chiplets方案成本就将低于单颗SoC，并将大幅降低面积增加带来的良率损失。

台积电为Chiplet工艺的领军者，在其3DFabricTM技术平台下有CoWoS、InFO、SoIC三种封装工艺。

其中，CoWoS工艺早在2016年就在英伟达Tesla P100 AI数据中心GPU上得到应用，而AMD的最新GPU、CPU亦广泛采用了该工艺。

除台积电以外，三星、Intel等龙头厂商亦各自推出了自己用于Chiplet的封装技术，如三星I-Cube（2.5D封装），X-Cube（3D封装），英特尔EMIB（2.5D封装），英特尔Foveros（3D封装）。

此外，除了成本和良率端的优势，Chiplet技术带来高速的Die to Die互连，使得芯片设计厂商得以将多颗计算芯粒集成在一颗芯片中，以实现算力的大幅提升。

苹果M1 Ultra用了台积电InFO_LSI工艺，将两颗M1 Max进行拼接，大幅提升整体性能。

前述的BR100则是采用台积电CoWoS-S，将两颗计算芯粒进行并联以实现算力提升。

中国版Chiplet技术标准

亟待制定

作为一种互连技术，Chiplet与其他很多技术类似，标准的制定对整个产业来说意义重大。

就像乐高积木之所以能够在全球风靡，其中的一个重要原因就在于其积模件的标准化。

对于Chiplet来说，能否进一步向前发展，很大程度上取决于能否出现一种将不同芯片模型连接起来的标准接口。

对于我国的芯片产业来说，积极拥抱国际标准是一个必选项，定制我国自己的Chiplet标准更是迫在眉睫。

时间退回到2020年8月，中科院计算所牵头成立了中国计算机互连技术联盟，重点围绕Chiplet小芯片和微电子芯片光I/O（输入/输出）成立了两个标准工作组，就前者而言，CCITA于2021年5月在工信部立项了Chiplet标准，即《小芯片接口总线技术要求》，由中科院计算所、工信部电子四院和国内多个芯片厂商合作展开标准制定工作。

小芯片接口标准制定集结了国内产业链上下游60多家单位共同参与研究。

在去年12月16日举办的“第二届中国互连技术与产业大会”上，首个由中国集成电路领域相关企业和专家共同主导制定的《小芯片接口总线技术要求》团体标准，正式通过工信部中国电子工业标准化技术协会的审定并发布。

这是中国首个原生Chiplet技术标准，对于中国集成电路产业延续“摩尔定律”，突破先进制程工艺限制具有重要意义。

这项标准描述了CPU、GPU、人工智能芯片、网络处理器和网络交换芯片等应用场景的小芯片接口总线（Chiplet）技术要求，包括总体概述、接口要求、链路层、适配层、物理层和封装要求等，以灵活应对不同的应用场景、适配不同能力的技术供应商，通过对链路层、适配层、物理层的详细定义，实现小芯片之间的互连互通，兼顾了PCIe等现有协议的支持，并列出了对封装方式的要求。

截至目前，基于Chiplet架构进行芯片设计，但由于技术门槛较高，如果只靠自身完成全部设计，需要芯片厂商具备从芯片整体的架构设计到其中并行或者串行物理层接口，甚至先进封装的能力，当下只有Intel公司能做到；因此，在我国首先需形成完整的、面向Chiplet架构设计芯片的社会分工，在此基础上，形成Chiplet标准则更加重要。

在芯片工艺被国外“卡脖子”的情况下，很多人都认为Chiplet是我国在芯片领域弯道超车的一个机会。

但不要忘了，在实际驾驶的过程中，弯道超车是要尽力避免的操作，在直线上加速超车才是正确的行为。

芯片产业的积累也不是短时间可以完成的，也不是靠抄近道、投机取巧可以实现的。

而国内厂商要走“全自研”路线，仍需打磨很长时间。

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