4周项目实践练习，进阶提升IC设计实践技能：ARM CPU的数字逻辑综合策略和实现

在完成RTL设计之后需要对设计进行逻辑优化及mapping成gate level netlist，我们将这个过程叫做逻辑综合。基于Synopsys公司的Design Compiler对给定的RTL如何综合出一版timing，congestion area，power最优的netlist，可以使用哪些优化的手段，是我们这门课程中主要讲解的部分。

本课程不仅仅介绍主流的数字逻辑综合工具，还结合当前先进的28nm工艺节点，并使用被广泛采用的嵌入式CPU的工程项目，提升学生的IC设计实践技能。同时如何提高跟后端工具的correlation，保证前后端看到的timing 具有很好的相关性，也会在本课程中详细讲述。

课程亮点

 1.主流的数字逻辑综合工具Design Compiler 2019

2.先进的CMOS主流工艺28nm节点

3.广泛使用的ARM Cortex M系列CPU

4.4周时间项目实践练习，以模拟公司项目的方式授课，每次配套上机练习，帮助学员熟悉综合的流程，对每个环节，特别是对综合每个步骤需要掌握的知识点。进行详细解说，最终使学员能独立完成每次的练习，最后完成整个项目。

5.通过此课程，使学员们熟悉逻辑综合的过程，并以具体的实例，获得一次从RTL-NETLIST的规范的工业化的设计经验，相当于获得了一次数字IC设计公司的前端实习经历。

6.通过详细的项目实践指导，参加完整个课程之后，能够通过数字IC工程师的招聘。

课程大纲

总课时：58课时=34课时(课程) + 12课时(LAB) +12课时（项目实践）

p.s 每课时约45分钟

序号	课程内容	课时
1	主流的数字逻辑综合工具和流程	2
2	设计和工艺数据：先进的28nm CMOS工艺 加载RTL  设计与逻辑库 加载物理技术和设计数据 Physical and layout library(Milkway) Technology File TLUPlus Floorplan data	4
Lab 1	逻辑综合基本流程	2
3	设计和工艺库对象 列出不同的设计和库的object 创建包含指定对象和类型的collection	2
4	时序约束 为时序分析提供约束文件 Create_clock及clock的属性 Set_input_delay Set_output_delay 创建和执行约束文件	2
Lab 3	时序分析	2
5	环境属性 设置Driver  & Transition 设置Load PVT &  Corner Net delay的建模(WLM)	2
Lab 4	环境属性	2
6	综合优化方法 Boundary Optimization Auto ungroup Adaptive retime  and register retime Path group MCMM	4
Lab 5	综合技术	2
7	时序分析 Report_timing Report_constraint	2
8	约束选项 占空比不为50%的clock 多个外部输入输出路径 外部电路下降沿有效输入输出 External  inputs/outputs with non-default latencies	2
Lab 7	附加约束选项	2
9	多时钟和例外 多路同步时钟 源自于时序逻辑的时钟 互斥的同步时钟 异步时钟 多周期时序	2
Lab 8	多时钟和时序异常	2
10	Congestion分析和优化 应用拥塞分析建立命令 以图形化方式分析拥塞 执行建议的拥塞消除方法流程	2
11	综合数据输出 嵌入式CPU的数字逻辑综合策略和实现	2
12	低功耗设计 Clock gating Self-gating UPF	2
13	Hierarchy  设计 Bottom Up  Flow Top Down  Flow Abstract Model	2
14	Multibit  设计 Setting RTL Bus  Flow Placement  Aware Flow	2
15	综合技术总结	2

实验：包括实验手册和实验数据

随堂实验课程，每个实验，至少安排2个课时

Lab1：逻辑综合基本流程

Lab3：时序分析

Lab4：环境属性

Lab5：综合技术

Lab7：附加约束选项

Lab8:多时钟和时序异常

项目IP的设计流程

综合运用所学的逻辑综合的相关知识完成对ARM Cortex M4 design 的综合。

1.   M4design WLM综合

2.   M4topographical mode 综合

3.   M4MCMM 综合

讲师简介

Alvin

西安电子科技大学微电子专业硕士研究生

任职履历：

-曾供职于AMD、MTK等国内外知名IC设计企业

- 数字IC设计8年从业经验

项目经历：

GPU芯片的integration的工作, 主要负责综合，形式验证，timing signoff等。

7nm工艺的手机芯片设计与实现，主要负责综合，DFT&ATPG，timing分析等。

数字电视芯片的设计，主要负责verilog实现及仿真验证，DFT&ATPG，timing分析，ECO，形式验证等工作。

Wifi 芯片top integration 的工作。

大型矿机芯片的设计与集成。

培训课程:Verilog, SoC芯片设计流程, SoC芯片验证流程，综合， timing分析，形式验证等。

学习方式

E课网在线学习平台 www.eecourse.com

在线直播+远程服务器项目实训+讲师互动答疑+班级群管理+纸质讲义

开课时间

5月17日（周日）20:30

开课后时间安排：

每周二、四、六 晚20:30~22:30

其余时间为上机实验练习

共58课时，持续学习4周

课程价格

2980元

前10名可领取一张500元优惠券

实付2480元

报名咨询

有意向的同学或企业，请扫码添加E课网专业老师微信咨询报名

E课网周老师（微信号：eecourse002）

       E课网Kevin老师（微信：eecourse-01)

推荐阅读：

E课网(www.eecourse.com)是摩尔精英旗下专业的集成电路教育平台，致力于半导体行业高质量集成电路专业人才的培养。平台以集成电路企业岗位需求为导向，提供贴合企业环境的实训平台，通过线上线下的培训方式, 快速培养学员符合企业需求。

E课网拥有成熟的培训平台、完善的课程体系、强大的师资力量，规划中国半导体精品课程体系168门，涵盖整个集成电路产业链，并拥有4个线下实训基地。至今深度培养总人数15367人，为行业直接输送专业人才4476名。与143所高校建立深度合作关系，共举办企业专场IC培训240场