剖析LDO最小压差如何产生的

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使用低压降稳压器 (LDO) 是在维持小的输出输入电压差的情况下，把一个较高电压输入，转换为一个略低的稳定输出电压的常见方法。在大多数情况下，LDO 都易于设计和使用。目前的主流应用通常包括多个模拟和数字系统，我们会根据这些系统的本身特性以及工作条件来选择最适合这个应用的 LDO。

从根本上讲，压降描述的是正常稳压所需的 VIN 和 VOUT 之间的最小差值。但是考虑到各种因素之后，它会迅速发生细微的变化。压降对于实现高效运行及生成余量有限的电压轨至关重要。

什么是压降

压降电压 VDO 是指为实现正常稳压，输入电压 VIN 必须高出所需输出电压 VOUT(nom) 的最小压差。请参见下图公式 1：

如果 VIN 低于此值，线性稳压器将以压降状态工作，不再调节所需的输出电压。在这种情况下，输出电压 VOUT(dropout)将等于 VIN 减去压降电压的值（公式 2）：

以调节后电压为 3.3V 的 TPS799 等 LDO 为例：当输出200mA 电流时，TPS799 的最大压降电压指定为 175mV。只要输入电压为 3.475V 或更高，就不会影响调节过程。但是，输入电压降至 3.375V 将导致 LDO 以压降状态工作并停止调节，如图 1 所示。

图1

虽然应将输出电压调节为 3.3V，但 TPS799 没有保持稳压所需的余量电压。因此，输出电压将开始跟随输入电压变化。

决定压降的因素是什么？

压降主要由 LDO 架构决定。让我们通过了解 PMOS和 NMOS 两种架构LDO的工作原理，理解为什么压降是由架构决定的。

下图 2 所示为 PMOS LDO 架构。为调节所需的输出电压，反馈回路将控制漏-源极电阻 RDS。随着 VIN 逐渐接近 VOUT(nom)，误差放大器将驱动栅-源极电压 VGS 负向增大，以减小 RDS，从而保持稳压。

图2

但是，在特定的点，误差放大器输出将在接地端达到饱和状态，无法驱动 VGS 进一步负向增大。RDS 已达到其最小值。将此 RDS 值与输出电流 IOUT 相乘，将得到压降电压。

请记住，随着 VGS 负向增大，能达到的 RDS 值越低。通过提升输入电压，可以使 VGS 值负向增大。因此，PMOS 架构在较高的输出电压下具有较低的压降，图 3 展示了此特性，TPS799（PMOS LDO） 的压降电压随输入电压（也适用于输出电压）增大而降低。这是因为随着输入电压升高 VGS 会负向增大。

图3

NMOS 架构如图 4 所示。反馈回路仍然控制 RDS，但随着VIN 接近 VOUT(nom)， 误差放大器将增大 VGS 以降低 RDS，从而保持稳压。

图4

在特定的点，VGS 无法再升高，因为误差放大器输出在电源电压 VIN 下将达到饱和状态。达到此状态时，RDS 处于最小值。将此值与输出电流 IOUT 相乘，会获得压降电压。不过这也会产生问题，因为误差放大器输出在 VIN 处达到饱和状态，随着 VIN 接近 VOUT(nom)，VGS 也会降低。这有助于防止出现超低压降。

很多 NMOS LDO 都采用辅助电压轨，即偏置电压 VBIAS，如图5 所示。

图5

此电压轨用作误差放大器的正电源轨，并支持其输出一直摆动到高于 VIN 的 VBIAS。这种配置能够使 LDO 保持较高 VGS，从而在低输出电压下达到超低压降。

有时并未提供辅助电压轨，但仍然需要在较低的输出电压下达到低压降。在这种情况下，可以用内部电荷泵代替 VBIAS，如图 6 所示。

图6

电荷泵将提升 VIN，以便误差放大器在缺少外部 VBIAS 电压轨的情况下仍可以生成更大的 VGS 值。

除了架构之外，压降还会受到其他一些因素的影响，如表 1所示。

很显然，压降并不是一个静态值。虽然这些因素会提高选择LDO 的复杂程度，但同时，还能帮助您根据特定的条件选择最适合的 LDO。

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