综述与述评 | 卜伟海：后摩尔时代集成电路产业技术的发展趋势
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全文刊载于《前瞻科技》2022年第3期“集成电路科学与工程专刊”，点击文末“阅读原文”获取全文。
卜伟海
-教授级高级工程师
-北方集成电路技术创新中心副总经理、技术开发与合作负责人
文章摘要
集成电路逻辑技术和存储技术在后摩尔时代已无法单纯依靠平面尺寸微缩来实现更新迭代， 立体化（或三维化）已成为重要的发展方向。文章主要从逻辑、存储、三维集成3方面探讨了后摩尔时代产业界关注较多且与当前集成电路产业技术和生态兼容性较高的技术发展趋势，分析了各类技术的优点及挑战，并尝试给出中国研究发展的建议。逻辑技术以器件发展为主线，对从目前量产的主流鳍式场效应晶体管（FinFET）到即将进入量产的围栅纳米器件进行探讨， 继而展望了堆叠叉片（Forksheet）晶体管和互补场效应晶体管（CFET）两种器件；存储技术以不同类型的存储器件为主线，覆盖了量产中及即将进入量产的6类存储器；三维集成讨论了三维堆叠、芯粒（Chiplet）、大芯片3种目前较受关注的技术。
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1965年，戈登·摩尔（Gordon Moore）预测未来单一芯片上的晶体管数量大约每两年翻一番，这便是著名的摩尔定律。在接下来的近50年里，遵循摩尔定律飞速发展起来的超大规模集成电路制造技术，已成为支撑信息化社会不断发展演进的基石。但从20世纪10年代起，尤其是进入鳍式场效应晶体管（Fin Field-Effect Transistor, FinFET）时代后，由于技术难度与成本的双重提升，集成电路的发展相比摩尔定律的预测有所放缓。传统意义上的摩尔定律已经失效，从而进入后摩尔时代。
针对集成电路产业后摩尔时代发展所面临的挑战，业界在技术走向上提出了两种发展路线。一是延续摩尔（More Moore）定律，采用新器件、新工艺、新材料等实现技术节点的持续微缩，这是先进逻辑技术和先进存储技术的主要发展路径；二是扩展摩尔（More than Moore）定律，引入嵌入式工艺或三维集成等多重技术创新应用，在产品功能多元化（功耗、带宽等）的需求下，将硅基互补金属氧化物半导体（Complementary Metal-Oxide-Semiconductor, CMOS）和非CMOS或非硅基工艺相结合，提供完整的解决方案来应对和满足市场发展的需求。
本文主要从逻辑、存储、三维集成3方面探讨了后摩尔时代产业界关注较多且与当前集成电路产业技术和生态兼容性较高的技术发展现状及发展趋势，而处于实验室研究关注较多但一直没有较为明确产业化应用技术实现路径的前沿器件及工艺技术不作为本文重点。
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逻辑技术
逻辑技术是集成电路产业发展中极为重要的基础分支技术之一，集成电路中被频繁提及的28、14、7 nm等技术节点，或者高κ金属栅工艺、FinFET等新工艺、新器件都是逻辑技术发展水平的重要标志。28 nm节点之前，国际集成电路产业界主流的逻辑技术均采用平面CMOS器件，延续摩尔定律主要依靠尺寸微缩和性能提升，而在微缩的过程中主要采用诸如选择性锗硅外延、高κ栅介质、金属栅、低κ互连介质等新材料、新工艺技术。在后摩尔时代，也就是2012年美国英特尔将FinFET技术导入量产后，逻辑技术的发展已不再沿着传统摩尔定律的发展路线，技术迭代的定义超出了尺寸微缩和性能提升，PPAC（P，Performance，性能；P，Power，功耗；A，Area，面积；C，Cost，成本）的综合提升成为新的发展目标。
1.1 发展现状
国际集成电路技术路线图权威机构IEEE IRDS委员会提出，集成电路每2~3年发展出新一代技术，而PPAC相比上一代技术应该具有如下提升。
P：在可比的电源电压下提升的工作性能超过15%；P：在给定的性能下降低的功耗超过30%；A：缩小的芯片投影面积超过30%；C：增加的晶圆成本不超过30%，降低的晶粒（Die）成本达到15%。
FinFET等新器件的引入，使得集成电路技术迭代能满足PPAC的综合指标要求。FinFET打破了传统平面器件的概念，可获得更优的性能功耗比。FinFET器件因其沟道直立如鱼鳍，被称为鳍式（Fin）场效应晶体管。图1为FinFET器件结构示意图。
图1 FinFET器件结构示意图
由FinFET的结构特点可以分析得出其具有以下2个优势：①三栅或双栅结构增强了栅控能力，沟道形成全耗尽，可有效抑制短沟道效应，而且Fin的形貌越陡直、厚度越小，越有利于抑制短沟道效应，针对越来越小的栅长尤为重要；②如图2所示，相同版图面积下有效沟道宽度（即有效沟道密度）相比平面金属氧化物半导体场效应晶体管（Metal-Oxide-Semiconductor Field-Effect Transistor, MOSFET）得到较大幅度提升，简化表达为有效沟道宽度Weff=2×Hfin+Wfin，其中Hfin为Fin的高度，Wfin为Fin的宽度，所以提升Fin的高度有利于提高有效沟道密度。
图2 FinFET有效沟道密度与平面MOSFET比较示意图
从14 nm节点开始，FinFET成为国际集成电路先进工艺的主流技术。为了更好地发挥FinFET的技术优势，每一代FinFET技术对于Fin的高度、厚度、节距（Pitch）等都提出了更高要求，因此也带来了更大的挑战。①栅长越短，要求Fin的厚度越薄，但是纳米尺度的Fin受到量子效应及表面粗糙度散射等影响，导致迁移率下降，增加阈值电压涨落；②Fin高度持续增加，导致Fin的高宽比过于悬殊，5 nm节点达到7∶1，对于刻蚀等工艺带来极大挑战；③通过减少Fin的根数来微缩单元电路面积，导致驱动能力下降，涨落增加；④随着带接触孔的栅多晶硅节距（Contacted Poly Pitch, CPP）微缩，接触孔尺寸缩小，寄生接触电阻增大，需通过减小接触肖特基势垒、增加表面掺杂浓度和接触面积等方法来降低接触电阻；⑤随着CPP微缩，侧墙厚度变薄，栅极与漏极之间的寄生电容Cgd变大，需通过低介电常数（low-k）介质材料侧墙或空气侧墙等方式来降低寄生电容。
当前FinFET产业技术的发展已超过10年，中国台湾积体电路制造股份有限公司（简称台积电）于2020年实现了5 nm FinFET技术的规模量产，并将于2022年下半年实现3 nm技术的规模量产，仍采用FinFET器件。台积电在5 nm节点已开始在P型场效应晶体管（P-type Field-Effect Transistor, PFET）采用高迁移率沟道材料SiGe，相比硅沟道提升18%的驱动电流，3 nm相比5 nm将获得70%的集成度提升、15%的速度提升、30%的功耗下降。实现新技术代集成度的提升，除了微缩器件尺寸，还需要在标准单元电路中通过减少器件中Fin的根数来提高逻辑电路集成度。图3所示为标准单元电路高度（Cell Height）微缩的概念，与CPP微缩垂直的方向为单元电路高度，以每个单元电路高度占几个金属连线节距的数量为标志。
图3 标准单元电路高度微缩示意图
根据国际分析机构Techinsights的报道，代表中国大陆集成电路制造最先进水平的中芯国际目前已具备相当于7 nm技术节点的FinFET技术的量产能力，相比世界最先进水平尚落后两个技术代。究其原因，中国大陆集成电路制造企业的整体实力与世界领先代工龙头企业相比，无论在营业收入、市场占比，还是资本支出、研发投入、研发团队规模和经验，都差距较大。因此，维持住目前的差距已属不易，缩小差距的难度尤为艰巨。近几年，受限于极紫外（Extreme Ultra-Violet，EUV）光刻机等先进工艺设备无法顺利进口，中国大陆集成电路产业继续往下微缩将有更大挑战。为了迅速扩充中国在先进工艺方面的产能，同时加强产业链自主可控建设，中国应集中力量攻关国产先进工艺装备的开发与量产应用。
1.2 关键技术发展趋势
逻辑技术头部企业台积电和韩国三星在2023—2025年即将实现环栅纳米片/纳米线（Gate-All-Around NanoSheet/NanoWire, GAA NS/NW）器件的规模量产，围栅器件采用多层堆叠沟道及全包围栅，可以进一步提高驱动能力和栅控能力，实现PPAC的综合指标提升。如图4所示，作为后摩尔时代未来逻辑技术发展的主角，GAA NS/NW及目前广受产业界关注的堆叠叉片（Forksheet）晶体管和互补场效应晶体管（Complementary Field-Effect Transistor, CFET），是本文对于后摩尔时代逻辑技术发展趋势的主要讨论对象。
图4 后摩尔时代器件结构演变
1.2.1 GAA技术
FinFET作为多栅器件有其特有的技术优势，但是在Fin的底部因为没有底栅（Bottom Gate）控制仍然存在泄漏通道。随着器件栅长的进一步缩短，集成电路产业界普遍认为，GAA NS/NW将成为3 nm以下技术代新的主流器件。图5所示为相同版图宽度W下两根Fin的FinFET和4层纳米片的GAA NS器件结构剖面示意图。GAA NS器件也可简称为GAA或Nanosheet器件。
图5 FinFET与GAA NS器件结构剖面示意图
从GAA NS器件的结构特点可以分析得出其具有以下4方面优势：①全包围栅结构及几纳米厚度的纳米片，可以实现纳米片很好的全耗尽，栅控能力达到理想状况，可有效抑制短沟道效应；②相比FinFET，GAA NS的沟道宽度可连续变化，增加了设计灵活性；③增加纳米片层数可以在相同版图投影宽度下增加有效沟道宽度，提升PPAC的综合指标；④相比FinFET，相同版图投影面积下寄生电容更小，交流性能更佳。
根据目前的公开文献报道，GAA NS关键制备流程已在产业界形成初步的共识，常见流程简述如下：Si/SiGe外延叠层生长；Fin或者NS图形化；隔离；栅极图形化；源漏凹陷刻蚀（Recess Cut Etch）；内侧墙形成；源漏外延；多晶硅假栅去除；沟道释放；高κ金属栅；中段接触孔；后段工艺。
GAA NS器件至今尚未实现大规模应用，除了纳米级微细尺度加工均匀性、稳定性、一致性等带来的挑战外，其他挑战简要概括如下。
（1）虽然增加纳米片的层数可增加相同版图投影宽度下的有效沟道宽度及驱动能力，但是多层纳米片中的底层纳米片由于串联电阻的影响，提升器件驱动能力的有效性受到限制，如图6所示。同时，如果堆叠层数过多，器件的自热效应会变得严重。
图6 底层纳米片串联电阻示意图
（2）纳米片间距的设计：缩小纳米片之间的间距，减少了栅与源漏之间的交叠面积（Overlap），缩短了源漏在垂直方向的高度，所以可以减小寄生电容Cgd和源漏串联电阻Rsd，提升交流性能。但是纳米片间距的缩小给栅介质和金属栅的填充、多阈值调控带来了很大挑战，可以采用偶极子方式调整阈值电压。
（3）如果采用体硅衬底制造GAA NS，则最下层栅电极与衬底半导体之间将形成底部寄生MOSFET，并带来漏电问题及寄生电容。如图7所示，可行的解决办法是采用对衬底进行防穿通（Anti-Punch-Through, APT; Punch Through Stopper,PTS）注入，或者通过复杂的工艺引入底部介质隔离（Bottom Dielectric Isolation, BDI）。
图7 PTS和BDI防止底部寄生管漏电问题示意图
（4）GAA NS中存在沟道迁移率的失配，具体表现为电子迁移率比FinFET的大，空穴迁移率比FinFET的小。可行的解决办法有两种：减薄硅纳米片，外延SiGe层；N区域和P区域采用不同的沟道材料。
（5）内侧墙（Inner Spacer）厚度对栅—源漏之间的电容有极大影响，因此内侧墙腔体（Cavity）刻蚀、侧墙材料填充、侧墙刻蚀都很有挑战。
（6）源漏切除后的外延，因为同时从底部衬底和侧壁纳米片外延生长，如产生位错，则应力被释放，无法提升沟道迁移率。
（7）沟道释放（Channel Release）挑战在于要求SiGe/Si之间的高刻蚀选择比，且释放后Ge的残留少，对硅表面损伤小，还需同时覆盖不同宽度纳米片的释放，避免纳米片粘连问题。
截至2022年中期，GAA NS尚未实现规模量产，台积电、三星、英特尔等头部制造企业均已全面布局GAA技术，而比利时微电子研究中心（Interuniversity Microelectronics Centre, IMEC）和国际商业机器公司（IBM）等产业技术研发机构也对GAA技术开展了较为全面的研发。台积电、三星、英特尔分别将在各自定义的2、3、5 nm（20 A）节点应用GAA技术。
国内学术界开展GAA研究较早，北京大学研究团队在2007年国际电子器件会议（IEDM）发表了GAA NW原型器件制备研究成果。近几年，中国科学院微电子研究所在200 mm平台研究和制备了GAA NS/NW器件。
1.2.2 Forksheet器件
Forksheet器件由GAA NS延伸而来，其结构特点是在N型场效应晶体管（N-type Field-Effect Transistor, NFET）和PFET之间的源漏用介质墙隔离。在部分器件设计中，栅极也用介质进行了分隔，这相当于从器件层面实现CMOS结构。Forksheet器件结构最早在2017年由比利时IMEC的研究团队提出，因介质墙的存在，栅极全包围结构被打破，形成了像叉子（Fork）一样的栅结构，所以最早也称为Forked Gate结构。GAA NS器件与Forksheet器件的对比如图8所示。
图8 GAA NS器件与Forksheet器件的对比示意图
相比GAA NS，Forksheet器件的主要优势在于：Forksheet可以进一步微缩标准单元电路的高度，缩小NFET与PFET的距离（也称N/P间距），留下的空间可以增大纳米片宽度，增加有效沟道密度。如图9所示，传统GAA NS的N/P交界处（N/P Boundary）为了在分别形成N/P金属栅时能够承受充分的过刻蚀，需要较大的N/P间距。
图9 GAA NS器件与Forksheet器件的N/P间距示意图
相比GAA NS，Forksheet器件的实现工艺更为复杂。此外，因为Forksheet介质墙占据了栅极的部分位置，打破了栅对沟道的全包围结构，短沟道的栅控能力下降，亚阈值斜率也出现退化，可以通过沟道边角工程来克服亚阈值斜率的退化。
IMEC的研究团队在2021 VLSI国际研讨会上发表了Forksheet的一种工艺实现流程，与GAA NS工艺较为接近，主要区别是在栅图形化前增加了介质墙的形成，内侧墙、源漏外延、高κ金属栅等工艺模块针对介质墙也有了调整。
1.2.3 CFET
CFET也称三维堆叠CMOS（Stacked CMOS），可将N型金属氧化物半导体（N-type Metal-Oxide-Semiconductor, NMOS）和P型金属氧化物半导体（P-type Metal-Oxide-Semiconductor, PMOS）集成于同一投影位置的上、下两层，图10为CFET结构示意图。2004—2005年，北京大学和香港科技大学的联合研究团队在国际上首先提出了堆叠CMOS的概念，并在实验室制备了原型器件。此后相关研究较少，直到2018年后，CFET结构才再次成为产业科研机构的研究热点。
图10 CFET结构示意图
相比GAA NS，CFET的主要优势在于以下几方面。
（1）进一步微缩标准单元电路高度，NFET和PFET上下堆叠，从投影平面上看减小了器件面积及器件之间隔离的面积，留下的空间可以增大纳米片宽度即器件的有效沟道宽度。
（2）根据IMEC的估算，包含ARM（Advanced RISC Machines，RISC微处理器）核的逻辑电路，4T CFET相比5T GAA NS器件有望减少13%的面积；对于高密度静态随机存取存储器（SRAM）单元电路的高度，Forksheet器件相比GAA NS器件可以缩小25.3%，而CFET相比GAA NS器件可缩小43.3%的面积。
（3）根据CFET实现工艺的不同，可以设置NFET和PFET是否独立，比如针对电子和空穴的迁移率需求采用不同的沟道材料。
目前报道常见的CFET制备方法有单块集成CFET（Monolithic CFET，也称Self-aligned CFET，即自对准集成CFET）和顺序集成CFET（Sequential CFET）。单块集成CFET是在一个衬底上先制备NFET（或PFET）器件层，然后在其上再制备PFET（或NFET）器件层。顺序集成CFET是通过键合（Bonding）的方法将分别制备了NFET和PFET的两个器件层集成到一起。两种方法的不同带来了不同的挑战。
（1）单块集成CFET的挑战在于复杂的集成工艺和由此带来额外的寄生电阻和电容，以及如何提取这些寄生量。复杂的集成工艺挑战包括：上、下两层器件之间的隔离，需要很大高宽比的图形化技术；高难度的垂直工艺控制，如源漏和接触孔的形成、不同金属功函数的金属栅分区域形成方法。
（2）顺序集成CFET的挑战主要在于两个器件层的键合、对准偏差、上下层栅极互连、热预算控制、两层间距、成本等。对于键合时的隔离介质二氧化硅的厚度控制：太厚导致环形振荡器（Ring Oscillator, RO）速度退化；太薄带来键合缺陷风险。上层器件制备工艺中热预算的控制，需避免对下层器件产生负面影响，但同时也要考虑低温工艺对上层器件的影响，包括金属栅堆叠的可靠性及杂质的激活和扩散等，需要引入偶极子、低温外延等工艺。如图11所示的上下层金属互连，会面临栅与接触M0A通孔间距很小、通孔深宽比很大等挑战。
图11 CFET中上下层器件金属互连导致很大的通孔深宽比示意图
如前所述，CFET在2018年后再次成为国际集成电路产业科研机构的研究热点。单块集成CFET的典型代表是IMEC和英特尔的研究团队在2020年分别独立发表的集成方案及实验结果，前者的方案如图12所示。顺序集成CFET的典型方法如图13所示。顺序集成CFET的集成特点是可以实现上下器件层的不同组合，目前见到报道的特殊组合有全耗尽型绝缘体上硅（Fully Depleted-Silicon-On-Insulator, FDSOI）MOS在FDSOI MOS上、SOI FinFET在体硅FinFET上、pGe纳米片在n型硅FinFET上、pSi在nGaN上等。
图12 单块集成CFET的典型集成方法
图13 顺序集成CFET的典型方法
1.3 未来发展建议
（1）GAA技术：国内集成电路制造产业界因为缺乏开展GAA技术开发的光刻机及其他先进工艺设备，具体的规模量产日期未定。尽管如此，拥有FinFET量产能力的国内领先制造企业也应尽早布局GAA技术，并与国内科研机构及设备企业开展合作，以期实现科研成果落地，并促进国内设备企业对先进工艺设备进行研发，超越以往被动跟随的局面。
（2）Forksheet器件：目前国内尚未有Forksheet器件相关研究的报道，究其原因可能是Forksheet中介质墙的形成强烈依赖于光刻和刻蚀等先进图形化工艺设备，这正是国内科研机构缺乏的。建议具有GAA NS研究经验的团队与拥有先进工艺设备的企业创新平台合作开展Forksheet先导研究，以免与国际最前沿水平的差距被进一步拉大。
（3）CFET：目前国内北京大学对CFET的自热效应、二维器件CFET等有初步研究，产业界尚未见对CFET器件的研究报道。建议具有GAA NS研究经验的团队或者早期CFET原型器件研究团队与拥有先进工艺设备的企业创新平台合作开展CFET先导研究，以免与国际最前沿水平的差距被进一步拉大。
（4）此外，逻辑技术在后摩尔时代的产业界涌现出诸多新型器件、工艺、材料等，以上仅仅是对于目前产业界关注较多的逻辑器件进行了概述。限于篇幅，无法对其他后摩尔时代新型逻辑技术进行详细展开，这些技术包括高迁移率沟道、氧化物沟道等新型沟道材料，EUV、自对准多重图形化（Self-Aligned Multiple Patterning, SAMP）、原子层刻蚀（Atomic Layer Etch, ALE）等先进光刻和图形化技术，高选择比各向同性化学刻蚀或去等离子体刻蚀，多阈值电压调控技术等。新型工艺和材料是实现新型器件的基础，而新型工艺和材料的基础是新型设备。“工欲善其事，必先利其器”。在发展后摩尔时代逻辑技术的同时应加快发展新型工艺设备。
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存储技术
随着智能手机、5G、人工智能、机器学习等领域的快速发展，存储技术也得到了蓬勃的发展。目前存储技术主要包含动态随机存取存储器（DRAM）技术、闪存（Flash）技术和新型存储器技术，其中新型存储器技术包括相变随机存取存储器（PCRAM，简称相变存储器）、铁电存储器、阻变式随机存取存储器（RRAM）和磁性随机存取存储器（MRAM）等技术。
2.1 发展现状
2.1.1 DRAM和闪存技术
DRAM的基本单元由一个晶体管和一个电容器（1 Transistor-1 Capacitor, 1T1C）组成。目前DRAM已发展到1 a（13~14 nm）技术节点，业内已逐渐应用EUV光刻技术。虽然在发展过程中DRAM一直维持经典的1T1C结构，但其中晶体管和电容器也在不断经历变革。一方面，晶体管由传统的对称结平面管发展为当前的掩埋栅极马鞍形凹槽晶体管（Buried-Recess Channel Access Transistor, B-RCAT），在保证最小特征尺寸相等的同时，单元电容面积由8 F2缩小到6 F2，因此对晶体管漏电性能的要求也在不断提高；另一方面，电容器也由传统的圆筒形结构转变为圆柱形结构，在电容面积减小的同时仍然需要保证相应的存储容量。
目前，新型DRAM的单元结构发展主要分为有电容和无电容两大方向，如图14所示。针对有电容结构主要探索晶体管结构优化的1T1C垂直管DRAM技术，以及电容器材料优化的新型铁电电容DRAM技术；对于无电容结构则分为基于浮体效应的动态闪存存储器，以及结合新型沟道材料的2T0C场效应晶体管存储器。
图14 新型DRAM的单元结构发展
闪存技术以3D NAND闪存发展为主，3D NAND闪存自2014年进入市场以来，堆叠层数已经从32层增加至232层，综合文献报道，其存储密度持续提高，如图15所示。
图15 3D NAND闪存堆叠层数发展
随着3D NAND堆叠层数的增加，外围电路所占芯片面积比例增大，芯片面积利用率降低。为了提高芯片面积的利用率，闪存架构从传统的外围电路在存储阵列旁（Peripheral Circuit Near-by Cell, PNC）发展为外围电路在存储阵列下方（Peripheral Circuit Under Cell, PUC）。由于外围电路面积的增大，PUC架构可以将更多的感测电路和页缓冲器电路放入外围电路中，从而实现更高的数据传输速率。然而，PUC依然没有从根本上解决外围电路经受存储阵列高温工艺的问题。为彻底解决该问题，长江存储于2018年提出Xtacking®架构的解决方案。图16为3D NAND闪存的3种架构示意图。存储单元芯片与外围电路芯片采用独立工艺，释放二者潜能。外围电路不再受高温工艺影响，可采用更先进制程的逻辑电路，芯片传输速度可以显著提高。Xtacking®架构的模块化设计不仅缩短了产品研发周期，相对于PUC架构，Xtacking®架构将为更高堆叠层数3D NAND闪存的实现提供解决方案。随着2022年Xtacking® 3.0 3D NAND闪存技术的推出，长江存储在该领域由跟跑变为并跑位置。3D NAND闪存领域呈现出百花齐放的局面。
图16 3D NAND闪存的3种架构示意图
2.1.2 新型存储器技术及存算一体
PCRAM是一种基于硫系化合物薄膜材料的热致相变的新型非易失性存储器，主要依赖电阻的变化实现数据的存储。英特尔于2009年在IEDM上首次公开三维相变存储技术，英特尔和美光（Micron）于2015年共同研发基于两层1S1R（1 Selector-1 Resistor）的交叉阵列（Cross-Bar）架构的三维存储器（图17），将三维相变存储器实现商业化，命名为3D XPoint。目前，中国在相变存储器领域处于跟跑位置，以高校和研究所研究为主，尚未实现产品量产。
图17 英特尔和美光于2015年发布的3D XPoint结构
铁电存储器是利用铁电材料的极化实现数据存储，铁电存储器具有高速度、低能耗等特点。铪基铁电材料的发现，解决了与CMOS技术不兼容的问题。目前铁电存储器主要有3种类型，分别是铁电随机存取存储器（FeRAM）、铁电场效应晶体管（FeFET）和铁电隧穿结（Ferroelectric Tunneling Junction, FTJ）。国内外铁电存储器的研究热点在于提高器件耐久性和可靠性，实现高性能存储。目前中国处于并跑位置，处于积极研究阶段，与国外研究齐头并进。
RRAM通过电流或电压引起电阻阻值的转变，实现数据存储。RRAM量产仍面临诸多挑战，器件的物理机制及模型、器件间的差异性、器件可靠性、三维集成方案等仍需进一步研究。目前国际上独立式RRAM和嵌入式RRAM技术均有量产先例，国内RRAM量产技术研发主要由头部代工企业联合创业企业及高校研究所的研发团队一同主攻，并且在存储器存储机理、可靠性等方面已取得一定成果。
MRAM是一种新型的非易失性随机存储器，利用铁磁材料的磁化状态来存储信息。目前MRAM主要以自旋转移矩磁性随机存取存储器（STT-MRAM）和自旋转道矩磁性随机存取存储器（SOT-MRAM）为主。STT-MRAM利用自旋转移矩（Spin Transfer Torque, STT）作用，令穿过磁隧穿结（Magnetic Tunneling Junction, MTJ）的自旋极化电流来翻转自由层，结构如图18（a）所示。STT-MRAM的优势在于降低了功耗并减小了尺寸，但在尺寸进一步微缩时，铁磁自由层易出现磁性不稳定的情况。为改善这一点，其改进版垂直自旋转移矩磁性随机存取存储器（pSTT-MRAM）技术降低了铁磁自由层的厚度，如图18（b）所示。而SOT-MRAM将MTJ制作在一层重金属线上，其优势在于翻转时间在亚纳秒级别，且写入电流不经过MTJ，使耐久性得以提升。但SOT-MRAM器件为三端结构，如图19所示，其结构复杂，工艺复杂度高。目前，国际上独立式MRAM已进入量产多年，台积电基于先进逻辑工艺平台的嵌入式MRAM技术也已实现量产。国内MRAM处于跟跑水平，头部代工企业在先进逻辑工艺平台开展了嵌入式MRAM开发，而海康威视致力于建立独立式MRAM产能，目前主要问题在于产品级MRAM工艺可靠性的实现上。
图18 MRAM技术示意图
图19 SOT-MRAM结构示意图
（来源：https://www.antaios.fr）
存算一体（Computing-In-Memory, CIM）是在存储器中进行计算和数据存储，与冯·诺依曼架构中计算单元与存储单元互相独立不同，存算一体的计算与存储操作在同一单元中完成，该单元一般采用新型存储器。目前，存算一体架构是一个热门话题，各大高校和创新企业大量进入存算一体领域，使得该技术备受关注。在2022年的半导体存储器国际会议（IMW 2022）上，各大半导体厂商都发布了存算一体新技术。SK海力士、法国原子能委员会电子与信息技术实验室（CEA-Leti）和应用材料公司分别发布了基于RRAM的存算一体技术，东京大学团队采用FeFET实现了存算一体功能，佐治亚理工学院Yu Shimeng团队在3D NAND闪存阵列芯片上验证了存算一体算法。国内在存算一体领域整体处于与国外并跑位置，个别单项产品如采用闪存结构的存算一体边缘人工智能（Artificial Intelligence, AI）芯片甚至可以领跑行业。中国的优势主要是研发存算一体的时间早，并且人员储备充分，但主要问题是设计层面强而制造层面弱，相关硬件产品仍需要借助国外厂商才能完成。
2.1.3 存储级产品
存储级产品是存储器工艺集成技术与先进封装技术相结合的存储器产品总称。通过采用倒装芯片、晶圆级封装、2.5D封装及3D封装等技术，实现多芯片的堆叠封装，达到提高产品的封装密度的目的。目前，全球先进半导体厂商都在研发各自的先进封装技术，主要分为两大类，一类是基于水平方向延伸的先进封装技术，主要是通过硅介质层来完成芯片间的数据互连，也称为2.5D封装技术。其代表有英特尔发布的嵌入式多芯片互连桥接（Embedded Multi-die Interconnect Bridge, EMIB）先进封装技术，如图20所示。该技术通过局部高密度互连，在两片不同功能的芯片上建立数据沟通桥梁，之后再进行封装。另一类是基于垂直方向延伸的封装技术，主要是通过垂直硅通孔（Through Silicon Via, TSV）互连技术来完成不同芯片之间的数据交互。其代表有SK海力士发布的堆叠高带宽存储器（High Bandwidth Memory, HBM），如图21所示，其架构由多片DRAM芯片在垂直方向堆叠后通过TSV进行数据信号传输。
图20 EMIB示例图
图21 HBM示例图
国内在存储级产品方面处于跟跑状态，主要由国内的先进封装厂商以代工的形式参与制作。中国的优势在于具有全球领先的封装大厂，但差距也同时存在，主要体现在具有自主知识产权的大型芯片产品较少，例如存储单元和逻辑运算单元，多是独立功能的小芯片，所以通过封装集成收益较小。
2.2 关键技术发展趋势
2.2.1 DRAM和闪存技术
对于DRAM的未来发展趋势，国际器件与系统路线图预测在2022年DRAM的存储单元面积将由目前的6 F2转向4 F2，并采用垂直沟道晶体管和圆柱电容结构。除了单元结构创新，探索垂直堆叠方案，实现真正的3D DRAM架构也意义重大。图22展示了主流3D DRAM技术探索主要包含的4个方向：①1T1C DRAM水平单元的垂直堆叠，该技术完全兼容传统DRAM的操作方式，同时增大存储容量和密度，但工艺难度较大，面临水平沟道的形成挑战；②DRAM芯片级垂直堆叠技术，即高带宽存储器，该技术需要以封装技术的发展为驱动；③DRAM存储电容单元垂直堆叠，一个选择管可连接多个电容结构，该技术使用新型铁电材料作为电容介质解决选择管漏电问题，实现非易失性存储，同时增大存储密度，但面临操作方式创新及电容性能的挑战；④新型沟道无电容IGZO（Indium Gallium Zinc Oxide）2T0C（2 Transistor-0 Capacitor）垂直单元结构的三维堆叠，该技术避开电容瓶颈问题，但目前采用Cross-Bar堆叠方案且不兼容高温工艺，层数与成本存在极限。
图22 主流3D DRAM技术探索方向
对于未来3D NAND闪存技术的发展，堆叠层数将继续成为关键驱动因素。为了进一步提高存储密度，Z方向缩小字线间距，降低超大深宽比沟道孔刻蚀工艺难度；X、Y方向实现多孔结构版图优化，降低栅槽面积占比；逻辑方向结合独立存储层器件结构和操作算法实现多位数据存储；多晶硅沟道材料的深入优化及半导体氧化物新型沟道不断研究，突破层数堆叠带来的电流极限；栅极替代材料研究释放尺寸微缩带来的速度瓶颈。
2.2.2 新型存储器技术及存算一体
三维相变存储器的未来发展趋势存在两个可能方向。一个方向是集中解决电阻漂移问题，实现多值存储，解决方案可为相变异质结构（Phase Change Heterostructure, PCH），如图23所示。另一个方向是向着三维集成架构的转变，由交叉点阵列架构转向3D NAND使用的垂直架构，SK海力士于2022年公开了基于垂直架构的三维相变存储器架构，如图24所示，一个选择管可连接多个相变存储单元，突破传统交叉点架构。
ν为电阻变化百分比。
图23 PCH单元解决电阻漂移问题
V为操作电压；Vg为WL栅压。
图24 基于垂直架构的三维相变存储器架构
铪基铁电存储器的未来发展趋势在于两个方面。一方面是提高铁电相的均一性，Ali等尝试使用激光对铁电氧化铪薄膜进行退火，其结果显示激光退火得到的铁电材料剩余极化与快速热退火下相当，且显示出更好的可靠性。另一方面是铁电存储器三维架构研究，如图25所示，其实现方式有两种：一种是FeRAM的铁电容垂直堆叠实现，如英特尔在2020年的IEDM上公开了基于1个选择管和4个反铁电电容的FeRAM架构；另一种是FeFET三维架构研究，IMEC于2017年公开了3D NAND FeFET架构，但是该架构仍需在多值存储及沟道材料上进一步优化，来满足对性能的需求。
图25 铁电存储器三维架构的两种实现方式示例
未来RRAM主要向着三维架构发展，以达到增大芯片存储密度的目的。目前交叉阵列结构的漏电问题使RRAM难以继续发展，需要继续寻找基于类似3D NAND的垂直架构实现RRAM的三维集成，如图26所示。此外，RRAM的多值存储技术及神经网络计算技术将是未来发展的重要方向，如图27所示。
图26 垂直3D RRAM架构
图27 基于RRAM的神经网络计算技术示意图
MRAM的未来发展趋势是追求更快的操作速度，并且有望代替传统的SRAM。在2022年的VLSI（超大规模集成电路）研讨会上发布的双自旋扭矩磁性随机存取存储器（DS-MRAM）技术引发了关注。DS-MRAM基于STT-MRAM，在原本的MTJ设计上加入第二个STT效应结。在结构方面，通过在自由层上制作非磁性金属间隔层和第二参考层来实现。其写入电流为传统STT-MRAM的1/3，写入时间可以达到250 ps。DS-MRAM的结构相对简单，实现工艺集成的难度较小。但由于两个STT效应结的相互作用，导致其隧穿磁阻率较小，达不到产品化STT-MRAM的标准。
未来存算一体将面向多元化、多功能化形式发展，面对不同的应用场景采用不同的存储介质作为硬件载体，发挥计算速度快、数据不易丢失的优势，在物联网等领域大放异彩。但是存算一体还有一些技术问题需要解决，例如，作为存算一体中存储介质的选择、多值实现、芯片如何进行模拟计算、存算一体芯片与其他芯片之间的联动方案以及感存算一体芯片的研发等。
2.2.3 存储级产品
对于存储级产品的未来发展趋势，从各大半导体设计制造厂商的相关技术分析来看，将向着集成度更高的混合键合技术方向发展。三星公司发布的拓展的立方体（eXtended-Cube, X-Cube）封装技术，如图28所示，通过芯片与晶圆封装（Chip to Wafer Bonding）技术，将SRAM芯片与逻辑芯片垂直堆叠封装，提高了存储器产品的整体性能。由SK海力士研发的高带宽存储器（HBM3）也将采用混合键合集成工艺完成。随着国际上相关技术联盟的成立，将进一步推进存储级产品发展的正规化。而从工艺上来看，各大厂商纷纷将混合键合工艺作为未来替代微凸点的集成方案。
图28 X-Cube示例图
2.3 未来发展建议
未来存储技术将集中于三维架构和基础材料的创新和发展，以实现存储性能的提升和成本的降低。结合国产设备、系统领域的共同创新，并进一步结合异构集成技术，促进全产业链发展，释放存储技术的潜能，来满足智能数字化时代的需求。创建适合中国国情的新型产学研发展模式，汲取各自优势，取长补短，培养一批既有丰富理论知识又有实际产业经验的存储器技术高质量研究人才，为建设一流集成电路学科和实现颠覆性技术产品开发提供支持，推动中国存储技术的蓬勃发展。
3
三维集成技术
三维集成电路，又称立体集成电路，是集成电路从传统平面集成方式向空间立体集成方式延伸的产物。与传统二维集成电路相比，三维集成电路的优势在于：①将多片集成电路芯片或晶圆堆叠键合，提升了芯片集成度；②引入TSV和混合键合工艺，缩短了芯片间互连长度，有效提高了信号传输速度并降低了功耗；③减小了封装尺寸，降低了设计和制造成本。
此外，三维集成技术能够实现异质芯片的互连结合，可以相对容易地设计出高性能的系统芯片，发挥出最高的系统性能水平，具有独特的竞争优势。经过10余年的发展，三维集成技术逐渐形成两条主要的工艺路线：芯片/晶圆间的堆叠与互连（2.5D及3D晶圆集成）和芯粒（Chiplet，又称小芯片）间的互连，如图29所示。二者互有优劣，芯片/晶圆间的堆叠工艺精度高、互连密度大，但相较芯粒间的互连，其良率相对较低，对贴合对准精度要求较高。
图29 三维集成技术主要的工艺路线
3.1 发展现状
3.1.1 三维堆叠技术
三维堆叠技术，又称3D堆叠技术，主要是利用多层堆叠、通孔互连等微纳加工技术，在芯片垂直方向上形成三维集成、信号连通的晶圆或芯片级架构，可通过键合堆叠和通孔工艺的持续改进来满足芯片对更大带宽、更小功耗的需求。三维堆叠按工艺类型大致可分为芯片与芯片、芯片与晶圆和晶圆与晶圆3类，如表1所示。
表1 堆叠技术分类
随着半导体集成电路器件特征尺寸的不断减小并接近其物理极限，3D集成与封装技术因为天然具备成本和灵活性优势，日益引起业界的广泛关注和探索，有望在无须缩小半导体器件尺寸的情况下，实现高密度集成及异质集成，也为中国集成电路制造产业发展提供了一个缩小差距乃至赶超国际先进水平的机会。
2022年6月，SK海力士宣布开始量产HBM3芯片，这种高带宽内存由12层DRAM芯片堆叠而成，未来还将叠加至16层。国内目前正在进行4层DRAM晶圆堆叠的研发，处于跟跑状态。主要原因是国内三维封装起步稍晚，且对晶圆堆叠的需求目前尚未起量。但国内外三维堆叠技术的差距并不像先进制程的差距那么巨大，预期在客户需求的引领下，加大对三维堆叠的研发投入，可以缩小与国际领先企业之间的差距。
3.1.2 芯粒工艺技术
从产业化角度来看，芯粒是将一个系统级芯片（System on Chip, SoC）拆分成多个不同的功能单元，分别加工完成后，再利用模块化概念封装起来组成一颗芯片，这些拆分出来的功能单元就被称为芯粒。芯粒加工运用多颗芯片间的三维互连技术，依托封装打线（Wirebond）和凸点（Bump）工艺，利用无源硅互连，将各种不同功能的芯粒安装到一个硅中介层（Interposer）上，最终形成完整的单一高性能芯片，如图30所示。
图30 芯粒示意图
使用芯粒的好处有很多，就产业化角度来看，这种方法更灵活，更具扩展性，并有着显著的成本优势。国际商务战略公司（IBS）的调查数据显示，22 nm制程之后每代技术设计成本增加均超过50%。这使得基于工艺改进实现高性能芯片升级换代战略的难度不断增大，性价比不断降低。而芯粒技术可将电路分割成独立的小芯片，并各自强化功能、制程技术及尺寸，最后整合在一起，很大程度上解决了制程微缩的困境。此外，芯粒技术可集成同质、同构、异质、异构芯片于一体，大大扩展了芯片的整体功能，还可以大量使用现有的成熟技术芯片，非常有利于降低开发和验证成本。
目前芯粒技术已被用于多种场景，中国大陆最大可生产相当于1.5~2个曝光单元（约1500 mm2）的硅转接板，国外最大可生产相当于3~4个曝光单元（约2500 mm2）的硅转接板，国内与国外目前几乎处于并跑状态。其主要原因是应用在芯粒技术中的大面积硅转接板需要用到光罩拼接技术，且硅转接板并不需要非常先进的制程，因此国内外差距并不大。
3.1.3 大芯片工艺技术
大芯片是在尽可能大的单个晶圆面积上加工出互连的芯片单元，这种互连设计使各单元能全部保持高速运行，即集合万亿个晶体管全部参与工作。换句话说，大芯片就是牺牲芯片面积换取更加极致的性能。这一工艺路线最具代表性的就是于2019年推出第一款产品的人工智能公司Cerebras Systems，其与台积电合作制造出了有史以来最大的半导体芯片WSE（Wafer Scale Engine）-1（图31），并在2022年推出了性能更强大的WSE-2。
图31 Cerebras Systems与台积电合作制造出的WSE-1大芯片与网球的对比
目前大芯片的应用场景较窄，主流赛道上仅有Cerebras Systems一家公司，其设计的大芯片主要作为AI芯片使用。目前中国大陆没有大芯片产品，但大数据中心、AI芯片对大芯片是有一定需求的。
3.2 关键技术发展趋势
3.2.1 芯粒工艺技术
芯粒工艺技术具有诸多优势，但同时也面临着互连接口与协议、封装技术及质量控制等方面的挑战，致使其发展受到较大限制，没能得到广泛应用。2022年3月，英特尔与AMD、ARM、高通、微软、谷歌云、Meta、台积电、日月光、三星10家行业巨头联合发起成立通用芯粒高速互连（Universal Chiplet Interconnect Express, UCIe）联盟，共同推广UCIe技术标准，意图构建一个完善的生态，使之成为芯粒未来互连的通用标准，这也将对芯粒的大规模应用起到极大的助推作用。
3.2.2 大芯片工艺技术
大芯片因面积巨大，其良率成为很大的挑战。芯片在制造中引入的杂质或缺陷都会降低产品良率，当晶圆上只有一个芯片系统时，杂质或缺陷产生影响的概率在理论上就是100%，只要出现了就可能导致整片晶圆良率为零。所以大芯片在设计上需要确保晶圆上的单元芯片具有足够的冗余度，这样才不会因为单一杂质或缺陷造成整个芯片系统的失效。
此外，巨大的面积也使得WSE芯片在应用中会遇到诸多问题，比如需要定制巨大的印制电路板，客制化贴装，还需要非常多的周边元器件来配合，另外其功耗、散热也是很大的问题。根据官方的数据，WSE芯片的功耗高达15 kW。此外，WSE内部拥有40万个以上的内核，如何合理调配也是一个大的难题，任务和算法上都要配套才能发挥出WSE芯片的能力。
综合而言，不管是成本还是加工本身，大芯片工艺通过一些创新性方案解决了限制现有芯片开发的诸多技术挑战，在性能上有了数百至数千倍的提升，目前可应用在出货量要求不高、面积占比相对不那么重要的特殊行业领域，如高性能AI、存算一体等。
3.3 未来发展建议
技术层面上受工艺成本及功耗等因素的制约，近年来摩尔定律效应已经开始明显放缓。一方面，对于巨头企业来说，巨额研发成本所能维持的边际优势正在快速衰减，“高端产品会占据大部分市场份额”的时代即将结束，所谓的“高性价比拐点”将为中国半导体产业追赶世界先进水平带来一个难得的长周期机遇；另一方面，随着集成电路产业与日常应用的日渐贴近，物联网等一系列产业的蓬勃兴起，全球芯片需求的日益多元化，单纯着眼于晶体管数量提升的传统芯片将不能完全满足市场需求。三维集成电路可综合多元优势，灵活采用同质同构或者异质异构来实现芯片性能的提升，将在量子计算、类脑计算及存算一体等方面有更大的应用空间。
与先进制程相比，国内外三维堆叠技术的差距并没有那么巨大，预期在客户需求的引领下，国内企业加大对三维堆叠技术的研发投入，有望追赶上国际领先水平。
而芯粒技术是用较低成本的成熟制程制造性能媲美先进制程芯片的可行方案之一，且能降低工艺复杂度。需要国家对此加大扶持力度，建立全产业链联盟，制定统一标准，吸引更多国内客户使用芯粒技术设计芯片，促进芯粒技术在国内的繁荣发展。
针对大芯片技术，由于其当前市场需求规模较小，无法由市场导向引领其发展，应由有需求的研究机构进行顶层架构和全片设计，大力支持下游企业进行客制化制造、封装、测试。
4
结束语
逻辑和存储是集成电路产业技术中极为重要的两大门类，也是摩尔定律发展的主要驱动者。在摩尔定律仍然有效的时代，逻辑技术和存储技术的发展主要依赖平面尺寸微缩来提高集成度和性能。但是到了后摩尔时代，集成电路逻辑技术和存储技术都无法单纯依靠平面尺寸微缩来继续向前发展，立体化（或三维化）成为越来越重要的发展方向。首先是器件本身的立体化，平面MOSFET或闪存器件转变为FinFET、GAA Nanosheet、3D NAND等立体器件，提升有效沟道密度或集成度；其次是器件和器件之间连接的立体化，一改以往平铺方式，PFET和NFET上下堆叠（如CFET），或者控制电路与存储电路上下堆叠（如新型存储器与CMOS的集成）；最终是三维集成，实现芯片之间的立体化集成，缩短了原本芯片与芯片之间的距离，从而提升系统的整体集成度和性能，而且如果将单颗芯片各自的功能和工艺进行优化后，其制作工艺可以在一定程度上降低难度，驱动集成电路产业技术继续往前发展。
中国的学术界和产业界已经对上述3个立体化方向开展了深入的研究和开发，如果要缩小与国外的差距，需要学术界与产业界的深度融合，由创新思维驱动产业技术发展。
END
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