3D NAND闪存实现了新一代的非易失性固态存储，适用于几乎所有我们可以想像得到的电子设备。3D NAND能够实现超过2D NAND结构的数据密度，即便是在新一代技术节点上制造时也是如此。然而，目前提高3D NAND存储容量的方法可能会带来一些在存储器储存、结构稳定性和电气特性方面的不利影响。

今天，泛林集团软件应用工程师Timothy Yang将和大家讨论3D NAND结构给制造过程带来的挑战，以及泛林集团在近期研究中发现的提高3D NAND器件数据密度的技术。

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3D NAND器件及其工作原理

3D NAND器件包括三个主要组成部分：一是存储数据的通道区域，它以垂直方式穿过交替堆叠的导体层和绝缘层；二是“阶梯”，用于访问上文提及各层中的每个字线；三是狭缝，用于隔离连接位线的通道。下图展示了3D NAND堆叠的剖面图（左）与示意图（右）：

图 1. 3D NAND器件的剖面图（左）和示意图（右）

如上图所示，电荷撷取型3D NAND结构采用钨和二氧化硅的交替堆叠，其垂直圆柱状通道穿透整个堆叠。当电压施加到字线时，电子通过隧道从通道区域移动到由氮化硅组成的电荷撷取层，数据被写入或擦除。

存储容量挑战

虽然3D NAND存储容量的提高看似可以通过添加更多堆叠层非常轻松地实现，但堆叠高度的增加会带来很大的挑战。如下图所示，通道的可用面积将会减小：

图2：3D NAND堆叠的不同阶梯高度。想要通过增加堆叠层数来提高存储密度，就需要更多的阶梯状台阶，以便访问每个层。由于阶梯下方的容量是不可用的，每增加一级台阶，可用的通道面积（蓝色箭头表示）就会减少。

随着“阶梯”高度的提高，可用的空间随之减少。在某些类型的3D NAND中，由于去除了阶梯“台阶”之间的牺牲层，产生了更多的挑战。在这些结构中，工程师通过湿法刻蚀去除牺牲层，是为了给之后制造工艺中的原子层沉积创造空间。因此，更高的阶梯意味着有更长的隔离层将悬浮在空中，也意味着结构崩塌的可能性更高：

图3：由氮化硅制成的牺牲层问题。必须去除氮化硅，才能创建3D NAND中ONON堆叠的3D结构。左图显示了厚度为20~30 nm的二氧化硅层，跨越500 nm以上的距离。在右图中，由于阶梯变高，氧化层跨越了更长的距离，存在层崩塌的危险。

对台阶进行分区，可在台阶结构中插入更多字线接触通孔，从而创建更紧凑的阶梯，而不出现崩塌的危险。但是，由于所有通道必须进行电气隔离，可访问通道的数量取决于适应通道间距的最小导线间距（假设每个通道都有自己的导线）。基于目前的制造技术（2018年底/2019年初），分区后的通道数量被限制在四个左右：

图4：分层阶梯结构。左图：基于2018年可用的制造技术，通道区域分区后的通道数量限定在4个左右。右图：在这个更加极端的例子中，3D NAND结构包含了4个通道。

但是，更宽的堆叠（因需要的狭缝数量少而受用户欢迎）可能包含四个以上的通道，它们需要被分成多个周期组。通过使用刻蚀工艺来穿透一部分层，将通道组隔离，有效地使用几个浮动栅级层作为选择器晶体管：

图5：左图展示了一种最极端的情况，即将4个堆叠整合在12层配置中，使用的阶梯数为4级。右图显示了通道和位线接触。

支撑列影响分析

由于3D NAND的制造工艺非常复杂，因而我们很难全面理解在存储容量和稳定性方面的各种权衡因素，以及由于在堆叠中添加更多层、台阶分区、层穿透而导致的其他属性变化。以下所示的虚拟工艺模型模拟了建议的制造步骤。我们使用SEMulator3D®来测试不同支撑列数量和接触通孔尺寸产生的结果。所添加的列用于在去除阶梯层之间的牺牲材料过程中支撑整个结构，它的孔由刻蚀形成，并用二氧化硅填充。

图6：3D NAND支撑结构。展示了支撑结构的侧视图（左）和等距视图（右）。为清晰起见，右图中的二氧化硅剖面以白色显示。二氧化硅列穿透了阶梯结构，一直到达衬底。

在对Semulator3D模型执行的电气分析中，我们研究了隔离字线层，并模拟了列尺寸对电阻和字线电容的影响（在右图中，孔直径表示列宽度）：

图7：电阻和电容的建模结果。左图：用于电气测量的隔离字线层。右图：电容和电阻值随孔直径的变化。

扩大支撑列可以提供更好的结构稳定性，但会增加字线电阻，占用更多的空间。因此，在器件的结构完整性允许的情况下，最大程度地减小支撑列的尺寸和数量对器件结构是有帮助的。

本研究展示了分层3D NAND阶梯结构的实际工艺模型。我们还应用了虚拟的制造技术，加深在使用支撑列增强高密度存储结构稳定性过程中的各种权衡因素的理解。

如果想进一步了解3D NAND技术以及提高这些器件数据密度的方法，点击阅读原文，下载详细白皮书。

参考资料：

1. “On the go with SONOS” IEEE Circuits and Devices Magazine (Volume: 16, Issue: 4, Jul 2000)

2. “Apparatuses including stair-step structures and methods of forming the same” US Patent US20120306089A1

3. “A novel double-density single gate vertical channel (SGVC) 3D NAND” 2015 IEEE International Electron Devices Meeting (IEDM)

4. “3D NAND Flash Based on Planar Cells” Computers, Vol 6, 28 (2017)

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