AMD EPYC 9005 (Zen 5&5c) 服务器CPU架构解读

部分要点目录

- 统一SP5插槽& 向前兼容

- 第五代EPYC型号命名规则、型号列表

- “G”&“P”links 32G Serdes定义：IF、PCIe、CXL和SATA

- 什么是GMI-Wide高带宽模式？支持几个CCD？

一天之前，准确说是在美国时间的10月10日，AMD正式发布了代号“Turin”的第五代EPYC 9005系列服务器CPU，其中包含有使用Zen 5和Zen 5c两种核心的型号。

EPYC 9005性能的提升基础，包括核心数量增加，也包括制造工艺在内的架构改良——即上图中宣称的17% IPC提高。处理器最高频率也达到了5GHz。

具体性能数值我先不展开讨论，可参考下面这篇文章。

https://community.amd.com/t5/server-processors/5th-gen-amd-epyc-processors-lead-enterprise-and-cloud-workloads/ba-p/716147

如上图，在EPYC CPU中央位置的仍然是I/O Die。左边是使用Zen 5标准CCD（Core Complex Die）的EPYC 9005布局，最多16片8核的CCD组成128“大”核心；右边则是Zen 5c高密度核心设计，最多12片16核CCD组成192核心。

与Intel的E-Core“小核”有些不同；AMD Zen 5c与传统大核的区别只是降低了频率和L3 Cache容量，同样支持超线程，所以从性能上我看到有的同行朋友称之为“中核”。

AMD EPYC 9005的Zen 5c core、Zen 5 core和I/O die分别采用3nm、4nm和6nm制程。

统一SP5插槽 & 向前兼容

EPYC 9005使用的CPU插座仍然是SP5，这就意味着它能够向前兼容上一代EPYC 9004（代号Genoa）的主板/平台机型，当然BIOS固件是需要更新的。

相比之下，我看到Intel在Xeon 6这一代的策略有些不同点（如下图，仅供参考）：

1、为高端的69xx系列设计了一个尺寸更大的Socket，每颗CPU的内存控制器是12通道；6700及以下为8通道内存，PCIe/CXL lane和UPI Link数量也有不同。这样就分别对应2种不同的主板。AMD统一都是SP5 Socket。

2、分批发布，Intel最先是Xeon 6700E系列“小核”，然后是6900P系列“大核”，后续型号要等到明年。AMD倒是这一次都发布了。

EPYC 9005顶配型号最高500W功耗，Intel Xeon 6也是同一水平。

第五代EPYC命名规则、型号列表

（点开后可放大查看，以下同）

以前有朋友建议我讲讲CPU型号的命名规则，这次正好赶上机会。

- EPYC后面的第1位数字：9005系列插槽为SP5；还没发布的8005采用Socket SP6——与上一代8004系列相同。

- 第2位数字与核心数量相关：如上图，0对应8核、1对应16核…… 8对应144-160核、9对应192核。

- 第3位与性能相关，准确说是在前2位数字相同的情况下，用来区分性能。从6到1有些递减，但不要理解为线性关系。数字7只用于带有“F”后缀的性能型号。

- 第4位代表第几代EPYC，现在看到的5就是最新的Turin系列。

- 在4位数字后面如果还有字母，P代表只支持单处理器；F代表高频率型号。

然后我们再看下面的表格就更清晰了吧：）

依照惯例，以上的List价格仅作为参考。

EPYC 9005的I/O Die主要更新，除了内存方面，还有支持CXL 2.0，同时也保留了SATA控制器。

使用Zen 5c CPU die的型号目前一共就看到5款，从96核到192核，我感觉这应该是与客户需求相关的。

上图中写的内存频率是DDR5-6000；而前面图片中不是DDR5-6400吗？（其实图片底下有小字）

昨天我看到在微信文章《中兴通讯G6系列服务器家族再上新品！》里面，是如下这样写的：

“根据特定客户要求最高可达6400MT/s”，供大家参考

EPYC 5的I/O die设计，整体上与前一代CPU还是比较接近。北向的“G” links，64 Lanes 32G高速Serdes可以定义为PCIe Gen5或者Infinity Fabric互连；南向的“P” links，对应的另外一半资源则可定义为PCIe或CXL。

GMI是用来连接CCD（即CPU Core die）的，一共支持16个通道，因为128“大核”CPU就是16个CCD。

“G”&“P” links 32G Serdes定义：IF、PCIe、CXL和SATA

如上图，其实SATA接口也是从这些Serdes中复用的。除了Infinity Fabirc是x16之外，CXL可以拆分为x8或x4，PCIe还可以进一步拆分为x2或x1 lane。这部分结合下图一起看更好理解。

EPYC 9005的I/O die（即原生）最多提供32个SATA接口。

上面是EPYC 9005在单插槽服务器中的示意图，128个PCIe Gen5 lane这点设计与之前的产品一致，12个内存通道可以做成2DPC，一共24个DIMM插槽。

双插槽服务器，也还是用一部分“G” links作为2颗CPU之间的互连。DDR5内存设计成1DPC我理解更多是常规机型主板空间的限制——如果想做成48个DIMM就算“非标准”产品了吧？

什么是GMI-Wide高带宽模式？支持几个CCD？

上图涉及到CCD与I/O Die之间的带宽。前文中我提到了最多可以有16个GMI Port来连接CCD，那么当EPYC 9005的CCD数量在不超过8个时，每个CCD就可以用2个GMI接口连到I/O Die。那么按我理解，L3 Cache不超256MB的EPYC 9005（9175F型号不包括），应该拥有更大的跨CCD I/O带宽。

如上图，EPYC 9005仍然支持在CPU插槽内的4个NUMA domain设置（即NPS=4），这里提到只有一些应用会带来小的性能改善。如果跨CCX性能逐渐提升，p2p延时越来越小，是因为GMI的效率提高了吧？

最后再提一下安全性：EPYC 9005增加了Trusted I/O新特性，这些基本都是为了虚拟机隔离，主要针对公有云/多租户场景下的价值吧。

主要参考资料

https://www.amd.com/content/dam/amd/en/documents/epyc-business-docs/white-papers/5th-gen-amd-epyc-processor-architecture-white-paper.pdf

https://www.amd.com/content/dam/amd/en/documents/epyc-technical-docs/user-guides/58462_amd-epyc-9005-tg-architecture-overview.pdf

https://www.amd.com/content/dam/amd/en/documents/corporate/events/advancing-ai-2024-distribution-deck.pdf

扩展阅读

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