用于量子纠错，Riverlane发布全球首款解码器芯片

光子盒研究院

量子工程公司Riverlane开发出了世界上首个专用解码器芯片，并发布了其解码器IP和早期纠错量子计算路线图。这是该公司正在进行的建立量子纠错堆栈工作的一部分：每台量子计算机都需要建立量子纠错堆栈才能达到有用的规模。

专用集成电路(ASIC)演示器解码器芯片是该堆栈的关键要素，也是首款制造出来的此类芯片。此外，Riverlane还发布了功能更强大的下一代解码器的IP，任何量子计算机制造商都可以在自己的硬件中使用。Riverlane公司计划于 2023 年第四季度在实际硬件中演示这种解码器。

量子纠错是量子计算机面临的决定性挑战，它使我们能够制造出错误率低到足以进行有用计算的大型量子计算机。
要实现这一目标，我们需要一个专用的量子纠错堆栈，它位于量子硬件层和应用层之间。每台有用的量子计算机，无论其量子比特类型和应用如何，都需要一个量子纠错堆栈。
量子纠错堆栈有许多组件。Riverlane公司正在开发解码器和控制系统，将许多不可靠的物理量子比特转化为一个更可靠的“逻辑”量子比特。量子解码器必须处理量子计算机每秒产生的TB级数据，以防止错误传播并使计算失效。

这款名为DD0A的ASIC芯片是解码ASIC系列的首款产品，它提供了一款高速、大容量、高性价比的解码器，能够在大幅降低功耗的情况下实现高容量运行。
Riverlane首席执行官兼创始人Steve Brierley解释说：“我们正在进入量子计算的新时代，我们将开始应对该技术的决定性挑战——需要从几百次量子运算无故障扩展到一万亿次量子运算。实现这一目标的唯一途径是采用一种名为量子纠错的复杂新技术。Riverlane正在开发全面的技术，以加速所有量子计算机的这一转变。我们今天推出的世界上功能最强大的量子解码器和首款解码芯片，就是在这一征程中迈出的重要一步。”

解码IP。DD1是Decode IP，支持使用表面码进行一系列量子纠错实验

解码ASIC。DD0A是世界上第一个解码ASIC，可配置超导、离子阱和中性原子量子比特。它使用早期版本的解码器逻辑，因此尚不适合生产使用。
Riverlane还推出了其解码IP系列，可在运行时进行实时纠错处理。它能以前所未有的速度和精度工作：解码IP系列专为与现场可编程门阵列(FPGA)配合使用而设计，可实现快速原型开发和集成，加快创新速度。
Brierley补充说：“我们现在正在实际硬件上实现量子算法。最重要的是，Riverlane找到了一个平衡点，可以满足创建实际解码器解决实际问题所需的所有指标，这使得我们的解码器成为目前最强大的解码器。”

虽然用FPGA实现解码器芯片很方便，但更有效的实现是将逻辑嵌入专用ASIC芯片内：ASIC通常具有更快的逻辑、更小的芯片面积，并且在大批量使用时更便宜；但它们缺乏FPGA的灵活性，并且修改设计的一次性工程(NRE)成本非常高。
Riverlane表示，他们的技术将在量子错误解码器的速度、精度、成本、硬件和功率要求之间实现最佳平衡，并且可以与基于超导、俘获离子和中性原子的量子处理器一起使用。他们正在与量子硬件公司合作，帮助评估 Riverlane 的解码器技术，并预计在今年第四季度使用实时硬件进行测试。
后续，Riverlane公司将继续开发和验证下一代解码ASIC系列和解码IP系列，并沿着公司的路线图前进。

作为一系列重要里程碑的实时解码问题

DD1支持的量子纠错实验示意图。时间是从下往上流的。从左到右：控制系统向量子比特发送一系列脉冲；随后的几轮QEC由2D平面表示；每个QEC轮都会生成一组模拟脉冲；读出系统将模拟脉冲转换为数字综合症信息；解码器实例开始将所有校正子数据作为单个批次进行处理。为了对解码器的速度进行计时，在执行最后一轮QEC后启动时钟，直到解码器给出最终输出

量子纠错实验的示意图。这里的主要区别在于，当实验仍在运行时，解码器实例开始处理成批的综合征数据。每个实例/窗口必须等待前一个逻辑运算结束后才能开始执行任务。相关的响应时间是从实验结束到最终解码器输出的时间

量子纠错实验示意图。这个实验从两个独立的逻辑量子比特开始（在底部），然后通过合并补丁进行逻辑运算，接着缩小到标准补丁大小，然后在自适应的基础上进行测量。由于解码问题分为三个阶段，因此只需等待第二阶段完成其工作量后，即可向控制系统触发反馈信息（如红色箭头所示）
Riverlane强调了量子纠错的三个重要里程碑。还有许多中间实验将使用相同的解码功能：从两个逻辑量子比特到数百个逻辑量子比特，随着量子比特系统和量子纠错堆栈的复杂性不断增加，将需要更多新的功能。
参考链接：[1]https://www.riverlane.com/press-release/riverlane-announces-world-s-most-powerful-quantum-decoder[2]https://www.riverlane.com/blog/introducing-the-riverlane-roadmap-three-basic-steps-to-decoder-success[3]https://thequantuminsider.com/2023/09/13/riverlane-announces-worlds-first-dedicated-quantum-decoder-chip/

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