后摩尔时代大规模集成电路器件与集成技术
作者：黎明 黄如
北京大学 微纳电子学研究院
《中国科学：信息科学》第8期发表了评述 “后摩尔时代大规模集成电路器件与集成技术”。文章梳理了微纳电子器件技术从等比例缩小的技术路线发展到以功耗降低为核心的后摩尔时代技术路线的过程，阐述了从等比例缩小到功耗缩小的微纳电子器件技术发展趋势，并对后摩尔时代大规模集成电路的新器件与工艺技术，包括FinFET、围栅晶体管、新型隧穿器件、单片三维集成工艺等进行了较为系统的分析，试图为大规模集成电路技术的持续发展提供新的视野和观点。
1引言
现代信息技术的基础是微纳电子科学技术，而微纳电子科学技术的基础和核心内容则是器件技术。从第一支点接触晶体管到现代的 FinFET 场效应晶体管, 微纳电子器件技术的发展已经经历了70多年的历史，直接推动了集成电路技术的进步。纵观器件技术的发展历史，可以认为两个重要的特征始终贯穿其中。
其一是器件技术的可继承性，即下一代器件技术可以由上一代器件技术继承而来。该特征集中体现为集成电路产业的摩尔定律：“集成电路芯片中的晶体管数目每两年增加一倍”。该定律描述了集成电路以一种等比例缩小的方式直线发展过程，其重要的技术基础即来自器件技术的可继承性。根据等比例缩小原理，器件的关键参数只需要按照一定比例缩小，就能获得更高的性能和更低的功耗，自然也能在芯片端获得更好的体验。这一原理在平面晶体管时代指导着集成电路制造企业按部就班地发展其器件设计和工艺开发，从经济的角度来看，极大地缩减了研发流程和成本，因此在很长一段时间一直是器件技术发展的主要方式。
与之相应的，器件结构上没有出现重大的变革，只是在工艺制备方面不断提高加工精度和改善材料特性，比如，为了获得更小尺寸，光刻技术采用的光源波长不断缩小，目前采用的波长主要为193 nm, 而13.5 nm 的极紫外波长光刻技术 (EUV) 也正在逐渐进入量产阶段。同时，随着尺寸缩小，次级效应，诸如短沟道效应、寄生电容、寄生电阻、量子隧穿效应等显著增强，严重影响了等比例缩小带来的性能和功耗价值。
为了克服这些次级效应，在工艺技术方面做出了诸多的努力，比如为了抑制短沟道效应对性能、功耗以及可靠性的影响，发展了超浅结注入和退火工艺，并从 90 nm 节点开始引入应变硅技术；为了获得更高的栅电容同时抑制量子隧穿电流，栅介质从二氧化硅材料发展到高 k 值介电材料；为了降低寄生电容和寄生电阻对工作频率的影响，发展出超低 k 值介电材料以及更低电阻率的铜互连等器件后端互连新技术。
在过去 60 多年的器件研究过程中，还出现了另外一种研究潮流，即发展器件的不同应用目的，这是器件技术的可继承性之外的另一个特点， 即多样化。器件技术的多样化也和集成电路产业发展的经济目标一致，即满足市场需求。比如在数字计算机需求之外，非易失性存储器件技术的发展满足了人们对移动存储的需求，光电器件技术的发展满足了人们对宽带通信的需求，射频器件技术的发展满足了人们对智能物联网的需求等。器件技术的多样性还以另外一种形式维持了摩尔定律的发展，即在同一个芯片上集成更多不同功能的器件将使得集成系统的成本下降，也就是芯片级集成系统 (SoC) 的概念。
无论器件技术以何种特征存在和发展，其面临的物理极限却归于统一，即不断增长的热开销。当人们以高密度化或者系统集成追求芯片的更高性能和性价比时，伴随的总是不断增长的功耗，这与经典的晶体管以电信号进行信息处理的方式有直接关联。当电子的输运过程伴随信息的传递时，总会消耗一定的能量，而这部分能量最终以热的形式散发出去。当处理信息越多, 速度越快时，单位面积单位时间内消耗的能量就越多，造成的热问题就越严重。另一方面，人们不可能简单地降低信息处理所需的能量阈值来降低功耗。这是因为当器件处理信息的电信号与热涨落造成的噪声背景电压幅值相当时，信号与噪声就无法区分。这也是另一种功耗极限的表现形式。
器件功耗极限的存在使得当前的器件技术发展正从等比例缩小的黄金时代(Happy Scaling Era) 走向功耗缩小 (Power Scaling) 的后摩尔时代(Post-Moore Era)。
本文将从梳理等比例缩小路线的新器件技术历史开始，进一步阐述功耗缩小路线的新器件技术研究现状和未来趋势，重点介绍突破传统平面晶体管的短沟道效应瓶颈的 FinFET 器件及下一代的多栅纳米线器件、面向超低功耗应用场景的新型隧穿晶体管。针对平面集成工艺在集成度方面的瓶颈，介绍了一种新型的单片三维集成方式。最后对其他新材料、新原理器件研究进展及趋势进行简单的介绍与对比。
2FinFET 器件
FinFET器件的发明人是美国University of California，Berkeley的胡正明博士。他领导的团队在1998年的国际电子器件大会上首次以FinFET的名称发表了第1篇论文，正式确立了FinFET器件的基本特征。从那以后，世界范围内掀起了FinFET研究的热潮，特别是在2011年当Intel推出以FinFET为基础器件的22 nm Ivy Bridge处理器产品时，FinFET器件正式替代了传统平面晶体管的地位，成为主流集成电路制造技术的基本元器件。目前，FinFET已经在22 nm和14 nm 两个节点上得到量产应用，在10 nm和7 nm节点上已经有定制化产品推出，预计在2018年底或者2019年初推出量产产品。由此可见，FinFET器件具有十分强大的生命力。
FinFET在发明之初就是为了解决平面晶体管的短沟道效应问题，其结构如图1所示。与平面晶体管不同之处在于FinFET的沟道平面垂直于衬底平面，并且沟道两侧以及顶部同时受到栅电极的电压控制，因此从静电势的分布来看，整个沟道厚度方向上存在着更为均匀的电场控制，使得沟道电荷更容易被栅电极的电压信号所调制，从而降低与源漏端的共享，即短沟道效应。
图1
FinFET的短沟道控制能力可以根据自然长度理论(nature length)获得
其中，
从式(1)和(2)可知，FinFET的短沟道控制能力与Fin 宽
(其中
相比较32 nm平面晶体管，22 nm的FinFET器件亚阈值特性更加陡峭，从而能够在较低的阈值电压下工作而不破坏关态电流，从而获得更高的驱动电流。这使得FinFET可以在更低的工作电压下工作，获得超过37%的性能提升。FinFET的另一个优势则是在抑制沟道杂质的随机涨落方面。由于FinFET具有良好的短沟道效应控制能力，因此不需要通过提高沟道掺杂来改善短沟道特性，从而可以获得更低的随机涨落，这也使得FinFET可以工作在更低的电压下，获得更低的功耗。从图2可以看出，当平面晶体管的尺寸缩小时，随机涨落引起的阈值电压涨落逐渐增加，在采用FinFET结构以后，可以获得和较低节点差不多的阈值电压涨落，随着Fin宽的进一步缩小，阈值电压涨落进一步降低。
图2
FinFET面临的挑战来自工艺制备和器件设计两个方面。工艺制备方面的困难包括精细的Fin 线条光刻技术、深度精确可控的Fin 刻蚀技术、低电阻源漏及接触技术等。器件设计方面的挑战主要来自超薄Fin沟道中的自热效应、三维结构的寄生电容、Fin体区穿通等。
Fin的精细曝光技术目前主要采用的是侧墙图形转移法，即通过在原始图形的侧壁上形成超薄侧墙来作为Fin的掩模图形。由于侧墙淀积工艺可以达到纳米级别的精度，这种方法可以实现10 nm以下的Fin 宽。在Fin的刻蚀工艺方面，为了避免在Fin上形成多晶硅伪栅时存在侧壁残留问题，Intel最早的FinFET形貌并非垂直的Fin 结构，而是略带一定斜度的梯形。但是这种形貌的可控性以及Fin底部的穿通效应都是大规模集成中的潜在风险，因此从14 nm开始，Intel 的FinFET结构开始演化成为细高的矩形结构(图3)，一方面通过Fin高的增加提高器件单位面积上的驱动能力，从而节省器件的投影占地; 另一方面通过改善Fin 的形貌降低底部寄生晶体管对关态泄漏电流的破坏。在后面的论述中可以看到，解决Fin底部寄生晶体管的方法还有局部隔离的办法。除了上述问题，FinFET的源漏技术也是一大难点，其困难主要在于Fin结构对位错线的限制作用使得Fin的顶端始终存在局域的非晶化，使得源漏激活率降低，如图4所示。此外，Fin宽的减少使得接触电阻增加，采用源漏外延以及全硅化物源漏等技术可以在一定程度上进行改善。
图3
图4
相比工艺制备上的困难，FinFET器件自身的问题显得更为本质。首要考虑的是FinFET的自热效应。当载流子在Fin沟道中运动产生的热量不能很快地通过Fin 与周围环境地交换散发出去，沟道温度就会急剧上升，导致晶格散射增加，使得载流子迁移率大幅下降，造成电流的损失。同时，自热效应还对器件的可靠性、阈值电压涨落等因素有很大的影响，是高密度FinFE器件集成中需要重点考虑的问题。可以通过提高Fin 密度、采用合并金属接触等方法来降低自热效应。但是最终需要依赖自洽的电热耦合模型来对电路和系统进行优化。第2个与FinFET结构有关的问题是寄生电容。Fin的三维结构使得源漏与Fin 沟道、栅电极之间存在很复杂的边缘寄生电容，严重影响延迟特性。FinFET中的寄生电容主要由栅极与Fin 侧壁的寄生电容和栅极与源漏引出区的寄生电容为主。通过TCAD仿真优化，可以通过提高Fin高、减少Fin宽、提高Fin密度来减轻寄生电容效应。
体区穿通是FinFET器件结构上的另一个弱点，来源于栅电极对Fin底部控制力的减弱。为了抑制体区穿通，通常采用的办法是进行底部的防穿通注入，但是这样引入额外的注入步骤增减了成本，高注入剂量也可能破坏Fin本征沟道的输运优势和抗涨落优势，并不是一个理想的方案。针对该问题，人们提出了Fin底部局部隔离的办法，诸如通过底部的贯通氧化的办法形成所谓的Body-on-insulator FinFET结构，如图5所示。
图5
FinFET器件已经发展到7 nm节点，通过减小Fin宽和提高Fin 高已经很难再提升器件性能，需要引入更高迁移率的沟道材料来增强其输运特性。作为与硅基工艺兼容的材料，锗基或者锗硅半导体材料有可能最先进入量产阶段。III-V化合物半导体FinFET 也研究了较长一段时间，但是在大面积硅晶圆上制备高质量III-V材料仍然是一个不小的挑战。此外，界面问题也还没有得到很好的解决。因此，FinFET 在5 nm节点及其以下节点如何发展仍然是一个值得探索的方向。
3围栅纳米线/纳米片器件
相比于FinFET器件，围栅纳米线器件可从各个方向控制沟道能电势，具有更强的短沟道效应控制能力，从而实现极小的泄漏电流。图6是典型的围栅纳米线器件的两种结构示意图，一是水平结构，另外一种是垂直结构。围栅纳米线器件的沟道被栅电极完全包围，由于电场分布的对称性，载流子在垂直栅介质界面方向的散射大大降低，形成了准一维的弹道输运，有利于提高器件的驱动能力。另一方面，源/漏扩展区的有限掺杂浓度在零栅压条件下自然形成耗尽区，电学栅长等效增加，减少了短沟道导致的阈值降低。实验还证明围栅硅纳米线器件具有灵敏的单轴应力响应，特别是PMOS在压应力的作用下能够将驱动电流提高50%以上。
图6
在业界和学术界很早就开始了围栅纳米线器件的研究，提出了多种不同的集成工艺方案。图7 是典型的牺牲层纳米线释放工艺。在硅衬底上沉积多层锗硅/硅叠层，完成Fin刻蚀以后，利用Damascus结构打开沟道区窗口，回刻浅槽隔离STI，暴露出锗硅牺牲层，通过选择性腐蚀去除锗硅，得到硅纳米线的释放。在Damascus结构里淀积上栅材料以后，去除Damascus结构，然后形成源漏和接触引出。
图7
也有研究者提出了另外一种制备围栅纳米线的方法，即利用热氧化速率的自限制效应，对成形的Fin条进行热氧化，通过控制氧化气氛、温度和时间精确控制纳米线的尺寸。如图8 所示，这样形成的纳米线来自于硅衬底，单晶质量要好于外延层，并且氧化过程中能修复纳米线表面的缺陷，有利于提高迁移率。
图8
虽然围栅纳米线器件在短沟道抑制能力方面优于FinFET，但是受限于其有效栅宽，驱动电流能力依赖于增加叠层的纳米线数目来增加，需要在电路设计方面进一步研究。此外，纳米线的边缘粗糙度、直径涨落、寄生效应等因素也对器件特性有一定影响，需要通过器件电路的协同设计对围栅纳米线器件电路进行优化。
除了围栅硅纳米线器件，国际上最近还提出了纳米片器件的概念。如图9所示，纳米片器件的结构类似一个水平放置的FinFET或者早些时候提出的双栅器件的结构。纳米片器件仍然是围栅结构，在静电控制能力方面强于FinFET，但略弱于纳米线器件。其优势主要体现以下几点。首先，提升了有源区的利用效率，根据报道，在相同的有源区宽度WRX下，有效栅宽可以达到FinFET的1.3倍。其次，改善了沟道厚度的涨落，即外延生长的纳米片厚度涨落低于光刻刻蚀工艺形成的Fin 的宽度涨落。最为关键的是可以通过调整可变的纳米片宽度来优化功耗性能比。从工艺角度来看，纳米片的形成只需要一次光刻，而FinFET或者纳米线的形成则需要3次曝光过程。
图9
尽管围栅纳米片器件拥有上述优点，但是在底部晶体管抑制、栅电极形成、寄生电容等方面还存在着一些挑战需要解决。首先，栅电极与衬底通过栅氧化层直接接触，形成寄生沟道，产生额外的源漏泄漏通道，对器件静态功耗控制不利。其次，纳米片器件的栅电极形成过程中需要对纳米片之间的牺牲层进行湿法腐蚀，在纳米片宽度设计较大时可能造成残留，使得工艺良率下降。最后，当栅电极嵌入纳米片之间形成围栅结构时，与纳米片之间的侧墙形成过覆盖电容，不利于提升器件高频特性。
根据国际半导体器件与系统技术路线图，FinFET将在5 nm以下节点面临较大的挑战，而围栅纳米线器件或者纳米片器件则有可能在3 nm节点成为FinFET的替代结构。同时，随着功耗不断降低的要求，还有其他一些新原理器件正在成为关注的热点，比如超陡亚阈摆幅器件等。
4新型隧穿晶体管
从FinFET到纳米片器件，由于亚阈值斜率存在60 mV/dec的热力学极限，难以通过降低电源电压来降低功耗。隧穿晶体管是一种基于载流子带间隧穿效应工作原理的器件，其亚阈值斜率能够突破上述热力学极限，从而能够在极低电压下工作，实现超低功耗电路。隧穿晶体管的基本结构以及基本工作原理如图10所示。其器件结构从源到漏掺杂依次为P-i-N，器件的开启和关断在于利用栅电压对源结处的带间隧穿进行调制。
图 10
从理论上来说，隧穿晶体管的亚阈值摆幅可以小于60 mV/dec，但是在实际器件中，由于热扩散的问题，源体隧穿结处的掺杂分布总是有一定渐变，不可能做成突变，因此隧穿长度要大于理论所预测的结果，隧穿晶体管的亚阈值摆幅的实验值一般比较大，特别是在大电流时。此外，由于Si 是间接禁带半导体，禁带宽度也比较大，载流子在硅中的隧穿过程还是声子辅助隧穿，因此，基于Si的隧穿晶体管的导通电流通常很低。如果要增加载流子隧穿概率，提高器件导通电流，一个方法是采用窄禁带或直接禁带半导体，比如Ge 或III-V材料等代替Si。在2013年国际电子器件大会IEDM上，University of Pennsylvania 报道了一种能带近似断裂的异质结TFET，在0.5V工作电压下，开通电流可以达到740 μA/μm，截止频率高达19 GHz。但是这种窄禁带TFET 存在亚阈值斜率退化、工艺与CMOS技术不兼容的问题。此外，也能通过增大源与沟道隧穿结的电场来增加导通电流，比如使用高k栅介质、双栅或者环栅等栅结构。
从工艺兼容性角度考虑，在硅基上进行结构创新，也能进一步挖掘硅衬底在隧穿晶体管应用方面的潜力，对于这种新原理器件的实际应用具有重要的推动作用。北京大学基于平面器件结构提出并成功制备出了一种新型的隧穿晶体管，如图11(a)所示，称作T型栅Schottky隧穿场效应晶体管(TSB-TFET)。TSB-TFET通过一种自适应操作机理引入Schottky结，可以大大提高器件的性能。TSB-TFET的开态电流主要由Schottky势垒隧穿电流决定，Schottky隧穿电流远远大于带带隧穿电流。当TSB-TFET处于关态，基于T型栅两侧结的自耗尽作用可以使Schottky 结的泄漏电流受到明显抑制，器件能具有很低的关态电流。在TSB-TFET 的亚阈区，器件电流主要由带带隧穿电流决定，且因栅拐角处会引入电场集中效应，会导致比常规TFET更加陡直的亚阈特性。由此，TSB-TFET能实现更高的开态电流，更低的泄漏电流和亚阈区斜率。实验制备出的器件可以保证5个数量级电流范围内实现陡直亚阈值斜率，同时电流开关比达到7个数量级，开态电流相比常规TFET 提高了约2个数量级。TSB-TFET体现了隧穿机制新原理器件设计方面的突破，对于这类器件的实际应用起到了很好的推动作用。进一步的优化结构PSM-TFET (图11(b))在室温下能获得低至29 mV/dec的亚阈值斜率，且在0.6 V的漏压下，开态电流能达到20 μA/μm，相比常规TFET 高出2个多数量级，PMS-TFET能实现高达108的电流开关比。
图 11
隧穿晶体管的独特的超低功耗特性和尺寸的不敏感性使得它可以广泛地应用在不同生命周期的技术节点上，并成为一种适用于超低功耗应用环境的重要器件。
5单片三维集成
功耗缩小不仅依赖于器件技术的进步，还对系统设计提出了更高的要求。传统平面集成的方式使得元器件之间的互连线架构十分复杂，造成了较大的延迟和功耗。此外，也很难满足复杂系统对不同种类器件的集成需求。因此，提出了一种全新的集成方式，即单片式三维堆叠集成。这种集成方式类似于TSV (through-silicon-via)三维集成，都是将器件在垂直方向上堆叠起来，但是有别于TSV的模块化封装集成，单片式三维集成是基于TLV (through-layer-via)的晶体管级三维集成，即每层器件之间的间距可以达到局域互连的尺度，这样能够极大地提高传输线的效率，实现高带宽、低延迟、低功耗，同时满足物联网、可穿戴设备发展对芯片多样化的需求。
图12比较了基于TSV的封装集成和基于TLV的单片三维集成。前者是先独立“同步”加工各层芯片，通过C2W (chip-to-wafer)或C2C (chip-to-chip)键合的方式将各层堆叠起来，利用TSV实现层间互联; 后者是在同一基底上，利用前端工序\依次" 加工各层器件和层内、层间互连线。TSV三维集成由于使用径向尺寸在微米量级的TSV，版图效率较低，且两层芯片间的对准偏差也较大; 单片三维集成完全与CMOS前端工艺兼容，层间的对准偏差小，TLV所占版图面积小，因而器件集成度高。但单片三维集成是逐层加工，加工上层器件时的热过程可能影响下层器件和互连线，因此必须严格控制加工全程的热预算。
图 12
单片三维集成工艺种面临着主要的挑战包括: (1)高质量有源层的制备; (2)底层器件的热稳定性; (3)顶层器件在低热预算下的性能; (4)可靠性等问题。目前主要的困难仍然来自顶层高质量有源区的形成。已知有3种制备方法，包括CMP减薄法、图形化固相外延法和转移键合法。形成的有源层质量、热预算、厚度的控制等参数在表1中做了比较。
表 1
CMP减薄法是在底层器件形成后，在层间隔离介质上淀积非晶薄膜材料，通过热处理的方法使该非晶层再结晶形成上层器件的有源层。这样形成的薄膜的晶粒尺寸、表面粗糙度与薄膜的原始厚度有关，需要用CMP进行减薄和表面平坦化，可以得到～20 nm厚，晶粒尺寸～1000 nm，表面粗糙度低于0.5 nm的类单晶硅膜。该方法的优势在于: 通过淀积的方式形成有源层，工艺复杂度低，与传统CMOS兼容性好，成本低廉; 同样是因淀积的方式形成薄膜，不同层可以使用不同的材料，为多种沟道材料器件的混合集成提供了可能，提高了对器件进行独立优化的灵活性。但是，该方法也面临如下挑战: 再结晶形成的有源层没有一致的晶向，因而引起器件性能较大的涨落; 为严格控制有源层的削减精度和表面平整度，往往要求原子级精度的CMP设备，这也变相增加了工艺复杂性和成本。
图形化外延法是指: 在底层器件和层间隔离介质形成后，通过光刻、刻蚀的方法打开局域外延窗口，露出单晶硅基底表面; 通过外延的方式，在窗口中填充单晶硅作为种子层; 经CMP表面平坦化后，淀积隔离介质，并通过光刻、刻蚀的方法打开有源区窗口，露出种子层顶部; 通过外延单晶硅膜横向生长填充有源区窗口; 最后通过CMP平坦化后形成有源区。该方法的优势在于能形成具有特定晶向的单晶有源层(该晶向由衬底晶向决定)。但是，由于种子窗口联通了上下两层有源层，使得不同层的器件不能完全隔离; 外延形成的有源区的面积和薄膜质量受到种子窗口图形密度和分布的制约，因此，版图效率和设计的灵活性都受到严格限制。
转移键合技术(transfer bonding)，又称3D CoolCubeTM技术，旨在通过SMART CUT的方法，将超薄体SOI的硅膜剥离下来，以晶圆晶圆(wafer to wafer)的方式转移键合到已形成底层器件和层间隔离介质的基片上，作为上层器件的有源区，进而加工出上层器件。与前两种有源层形成的方式相比，该方法具有热预算最低(～200℃)，薄膜的完整度最好(单晶)，每层独立加工、适于形成多层有源层的优势，但由于每层有源层都来自于一片超薄体SOI片，随着晶圆尺寸的增大和堆叠层数的增加，其成本的上升将成为一个显著的挑战。
单片三维集成的提出不仅仅丰富了后摩尔时代的高密度集成手段，也提供了十分广阔的多样化系统设计空间。Stanford University提出了一种利用单片三维集成实现新型高能效计算系统的方法，如图13 所示。这类系统将逻辑、存储、传感混合集成在单一芯片中，极大地提高了系统的计算能效。
图13
单片三维集成已经在一些特殊芯片领域得到应用，比如在高密度的CMOS 图像传感器芯片中，利用单片三维集成可以将更多的传感器和存储器集成在一起，大大提高传感器芯片的感知能力和数据处理能力。在未来的仿生神经网络研究中，利用单片三维集成技术可以实现仿生的神经元连接方式，从硬件基础上提高神经信号的传输速率和传输带宽，实现更高能效比的系统架构。
从等比例缩小到功耗驱动，微纳电子器件与工艺技术正经历着历史上最重要的创新时期。平面晶体管时代的经验积累固然能够为新一代器件技术研究提供宝贵的借鉴，然而变革性和颠覆性的创新更为重要。文章重点介绍了几类面向大规模集成应用的新型器件技术和集成方法，在这些实例之外，还存在着其他面向不同应用领域的新器件技术，包括高迁移率沟道器件、负电容器件、二维半导体器件、仿生神经形态器件、自旋电子学器件、光子器件等等诸多新材料、新原理器件。随着物联网、云计算、可穿戴设备、人工智能等新兴信息产业走向成熟，以功耗驱动为中心的集成电路技术将迎来极大的发展，而新型微纳信息器件技术也将得到长足的进步。
后摩尔时代大规模集成电路器件与集成技术.
黎明, 黄如
中国科学: 信息科学, 2018, 48: 963-977
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