7nm芯片设计当中的一些挑战及应对之策
来源：本文由公众号半导体行业观察（ID：icbank）翻译自「eInfochips」，作者 Swati Chavan、Jayesh Prajapati、Akash Verma，谢谢。
摘要：本文主要解释了物理设计流程中遇到的各种DRC（设计规则检查），讨论了通常在block级看到的金属DRC违规（7nm制程），并概述了解决它们的实用方法。
大多数VLSI工程师都了解DRC，并且非常了解DRC清理数据库的必要性。本文将简要介绍不同类型的DRC违规，它们在物理设计中出现的原因以及修复它的启发式方法。我们还将查看晶圆代工厂提出的DRC（例如：台积电，英特尔，三星等），并探讨它们如何针对特定制程节点（例如28nm，16nm，7nm）进行操作。
DRC（设计规则检查）的主要目标是在设计中实现可靠性并提高芯片的良率。晶圆代工厂提供的所有规则都以验证规则文件（物理验证工具的规则卡片文件）的形式作为物理验证工具的输入提供。如果违反任何一项规则，DRC将会反映在设计中。
DRC的分类
DRC大致分为基础层DRC和金属层DRC，具体如下图所示。
1、基础层DRC
与FEOL（前端线）制程相关的DRC包括Nwell，N +，P +注入层，多晶硅，氧化物扩散等被称为基础层DRC。这些DRC的修复工作需要改变FEOL层。物理设计人员遵循的一般做法是在布局规划冻结之前或设计周期的签核阶段之前修复这些违规行为。
随着时间的推移，技术的更新，APR流程被开发为以增强的方式解决基础DRC，以避免物理设计流程的后续PnR /签核阶段的故障。一些DRC可以根据不同代工厂遵循的DFM（可制造性设计）实践而变化。
基础层违规的原因包括：
1.缺少Endcap / WellTap / Decaps / Filler单元格
2.填料放置不正确
3.填料添加不正确
4.重叠或特定内存缩减模型的内部结构中的问题（硬宏/ IP）
5.内存不在网格上
6.定位问题
7.输入门完整性问题
8.合法化问题
9.不满足两个存储器之间的邻接要求（存储器间隔规则根据技术和代工厂而变化）
2、金属层DRC
与BEOL（后端线）制程相关联的DRC是包括用FEOL和外部设备插入的互连或金属层的DRC。Cut Metal / Trim Metal DRC是7nm制程节点新推出的。Cut Metal是新层，它是为了最小化EOL（行尾）间距、MAR（Min Area）违规和Via Enclosure规则而引入的。
Cut Metal层的优势：
1.有助于保持较短的标准单元高度（CM1A和CM1B）[参见图c以便更好地理解]。
2.由于CM2的存在，它有助于减少两个标准单元之间的距离（左和右）[参见图c以便更好地理解]。
3.更多M1路由资源可用性
4.Cut Metal层有助于解决EOL（缩小端到端间距），MAR和Enclosure违规[参见图a和图b]。
图a：由于光刻约束，在该示例中，线端和通孔外壳间距更大
图b：由于引入了Cut Metal层，线间距和通孔外壳间距明显减小了
图c：由于使用了Cut Metal1，实现了较短的标准单元高度，并且由于使用了Cut Metal2，因此可以实现单元聚集。
7nm金属层DRC违规的一些真实场景
在这里，我们讨论一下用于修复7nm ASIC设计中出现的DRC违规的技术。
1、CM1A.S.3.1
图A.1：使用CM1A DRC
这里，梯形标记表示在垂直金属层（M1）处提示的错误。该误差是由于金属轨道与两个过孔之间存在的Cut Metal之间没有最小间距（VIA12）。
图A.2：CM1A DRC修复
为了解决这个问题，我们简单地将通孔（VIA12）从其初始位置向下移动。如上图所示，突出显示的轨迹是新的布线，从蓝色的垂直金属层一（M1）到黄色的水平金属层二（M2）。
2、M4.A.1
图B.1：使用M4.A.1 DRC
该DRC简单地描绘了以绿色显示的水平金属轨道4（M4）的最小面积，其小于0.015平方微米。
图B.2：用M4.A.1 DRC修复
为了解决这个问题，我们扩展了水平金属层四（M4）轨道。如图所示，重新布线的轨迹取自红色的垂直金属层3 （M3）和绿色的水平金属层4（M4）。
3、VIA2.S.20
图C.1：使用VIA2.S.20 DRC
在这里，由于黄色水平信号金属轨道层2（M2）的通孔与同一层中的电源轨道的通孔之间的最小间距违规，则DRC弹出。在该图中，中心标记是信号轨道，并且在三角形的拐角处，存在两个电源轨道通孔。
图C.2：用VIA2.S.20 DRC修复
通过将轨道重新布线远离电源过孔来解决该DRC问题。如图所示，带有Z字形路由的突出显示的轨道代表了消除此DRC的一个可能解决方案。
4、M3.CS.1.1.6：CA
图D.1：使用M3.CS.1.1.6：CA DRC
红色的Cut Metal垂直层3（M3）违反了与蓝色所示的存储器IP的内层的间隔的最小值规则。
图D.2：使用M3.CS.1.1.6：CA DRC已修复
为了解决这种类型的问题，我们将垂直金属层三（M3）重新布线穿过黄色的水平金属层二（M2）。
5、M1 Enclosure DRC
M1 Enclosure DRC可以在Calibre中以名称H240 * M1.EN *弹出。它显示M1 VIA内部到单元引脚的DRC。这是由于添加的补丁测量值为0.028u，小于限值（<= 0.037u）。
为了修复DRC，我们可以将补丁扩展到超过0.037u的限制。
6、Cut Metal重叠DRC
Cut Metal重叠DRC标称为CM1B.O. *。这是由于Mask 2的CutMetalM1或（Mask B）与Mask 1的M1或（Mask A）的重叠造成的。
在这种情况下，M1（MaskA）和CM1（MaskB）之间的垂直重叠是0.008u。只需让补丁长度> = 0.0150u，就可以修复DRC。
有关详细信息，请参见下图：
7、Cut Metal间距DRC规则
此DRC以名称CM2 * S *弹出。
如上图所示，Mask 2层M2的Cut Metal存在于两个网之间：netA和netB。
Cut Metal2使用Metal2的NetC和NetD进行间距违规。
通过重新路由NetC和NetD的一小部分，可以解决 Cut Metal间距DRC问题。
结论
成功的ASIC芯片流片需要满足DRC规则才能获得更好的DFM良率。通过使用本文提供的方法，可以解决与7nm制程节点相关的不同DRC违规问题。
我们在本文中讨论的这些实用方法可以帮助设计师提前完成设计，并有助于减少签核阶段所需的迭代次数，从而加快ASIC流片和上市时间。
*点击文末阅读原文，可阅读英文原文。
*本文由 公众号 半导体行业观察（ID：icbank）原创。文章内容系作者个人观点，不代表半导体行业观察对观点赞同或支持。
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