三星晶圆厂的最新进展

来源：本文由半导体行业观察（ID：icbank）翻译自「semiwiki」，作者：Tom Dillinger，谢谢。

三星代工最近在圣克拉拉举行了第四届年度技术论坛。本文回顾了演讲的亮点。论坛主要有两个主题：当前工艺路线图的执行，以及引入3nm工艺节点的特性和时间表。

在讨论技术细节之前，以下是三星“新”代工的简要回顾。代工服务的时间表如下所示。

上图中的2017年里程碑意义重大——三星代工作为一个独立的业务部门而成立。三星代工营销团队的Yongjoo Jeon解释说：“三星代工独立于公司的产品部门运营。我们利用三星半导体研发部门的研究进展。尽管如此，所有客户都是平等的。”

三星代工总裁E.S.Jung博士补充说：“我们专注于提供卓越的代工服务——从我们的半导体和封装技术路线图，到我们的运营执行，再到我们强化的IP能力和设计服务支持。通过与AWS和Azure的合作，以及与Cadence和Synopsys的合作，我们可以在云端实现设计。我们为过去两年100%准时交货而自豪。我们承诺在未来10年投资1000亿美元用于制造能力。我们致力于成为最值得信赖的代工厂。”

执行

以下是对半导体工艺路线图现状的简要概述。下图中的坐标轴是主要工艺节点更新（“创新”）和增量节点增强（“演进”）。

工艺节点的典型命名法用“早期”（E）和“性能”（P）指定。

14/11纳米

• 自2015年第一季度以来累计出货200万以上晶圆

• “最初的客户是在手机市场，现在更多的HPC和汽车应用正在使用这些节点。”

10/8纳米

• 自2016年4季度以来累计出货800K以上晶圆

• 最初是HPC和手机市场应用，现在还有消费产品

• “对于对成本敏感的产品，这将是一个长寿命的节点，直到7nm的成本相差无几。”

• 8LPP：44nm Mx间距

• 8LPU：ULVT，1鳍片标准单元模板，具有单扩散和双扩散中断（与8LPP相比，8LPU为HPC应用引入了ULVT器件）

7/6/5/4纳米

• 7nm于4/19开始大批量生产

• 7/ 6使用“high single digit”EUV掩模层，相比5nm略有增加

• 7nm提供单向Mx（36p）和双向线/空间图案（40p）

• 当被问及EUV“成熟度”时，三星代工表示，“所有EUV晶圆厂都与ASML密切合作——在这方面，设备能力是相同的。然而，我们在切割和生产线方面拥有丰富的EUV光刻经验——在7nm工艺稳定后，我们会将这些知识扩展到节点的更多层。而且，三星内部开发了EUV掩模检测技术，这是业内独一无二的能力。提高EUV（反射，多层）掩模缺陷的改进检测具有明显的成本效益。”

• 6nm在2019年下半年启动HVM

• 6nm通过块重新实现提供可扩展性优势，同时保留现有（硬）IP重用。“智能扩展”是三星代工使用的术语。重新实现可以实现10%的面积增益，同时具有类似的功耗降低。

• 5nm已进入风险生产阶段（6T , single fin std cell library），2010年上半年实现HVM

• 4nm工艺开发将于2019年下半年完成

• 4nm增加了EUV层工艺集成，例如，4LPE提供28nm M1间距和双EUV曝光

三星提供了下面的图表，总结了这些领先工艺技术的关键特性。

专业技术

• 28FDS（FD-SOI）已被广泛采用，计划在2019年进行大量新的流片

• 28FDS增加了嵌入式磁阻RAM（eMRAM）工艺模组，于2019年3月推出

• eMRAM计划将扩展到18FDS节点（2020年具有汽车级认证），并在未来扩展到FinFET节点。

• 18FDS：PDK 0.5于2018年9月发布，v1.0于2019年6月发布，Design Kit v1.0于2019年12月发布

以下是28FDS和18FDS的简要比较。

RF

下面描述了毫米波应用（例如5G）的RF设计支持时间表。

此外，三星代工表示他们正专注于提供模拟和RF设计服务，为客户提供一系列潜在接口——级别0：规范切换；级别1：架构切换；级别2：IP移植。

封装

除了半导体工艺节点和3GAE介绍，三星代工还展示了其先进的2.5D和fan-out封装技术。其中FO封装产品基于三星独特的“面板级”外形（FO-PLP）。2.5D多芯片产品提供逻辑和HBM模块与插入器的集成。

3GAE

大新闻是，三星半导体研发中心执行副总裁H.K. Kang博士宣布，将为3nm工艺节点（3GAE）提供PDK v0.1。该节点从垂直的FinFET器件过渡到栅极全面实现，三星代工将这种结构称为“多桥通道FET”（MBCFET）。以下是三星代工提供的对GAA器件的高层次描述。

注意，有多个水平方向的“纳米片”（nanosheets）垂直堆叠，周围有一个栅极——有效的器件宽度为(2*(厚度+宽度)*片数)。（三星代工厂的演示在具体的3GAE实现上有些模糊——有不同的幻灯片图像描绘了2、3和4个垂直纳米片。）特别值得注意的是，GAA器件的宽度现在是一个设计参数，可以实现更广泛的设计优化。

下图展示了FinFET布局（3个鳍片）与GAA实现的比较——与鳍片相关的有源区域的量化高度不同，纳米片的宽度是一个设计变量。

从7nm到3GAE的PPA比较令人印象深刻（使用Ion-versus-Ioff型数据）：+ 35％性能，-50％功率（@ iso perf，fmax下-40％功率），-45％面积。

采用改进的栅极全方位拓扑结构的沟道静电法，得到的亚阈值斜率数据令人印象深刻，3GAE的供电电压VDD将扩展至0.7V。

3GAE演示描述了三种Vt产品：RVT（~0.35V）、 LVT（~0.25V）和SLVT（~0.15V）——参见下图。deltaVt与（gate_area ** 0.5）的Pelgrom图表展示了与FinFET产品相当的Vt失配变化。Kang博士表示，“三星半导体研发部门一直在研究GAA技术。最困难的工艺集成步骤是开发替代栅极技术，以提供多种Vt产品。”

参见专利#US7002207，最终发表在IEDM 2018技术论文中，Bae G.等人, “3nm GAA Technology featuring Multi-Bridge-Channel FET for Low Power and High Performance Applications”, International Electron Devices Meeting (IEDM), 2018, p. 28.7.1 – 28.7.4. 下图摘自该论文，突出说明了使用不同的功函数金属来提供Vt选项。

类似地，器件自加热引起的局部DeltaT温度升高与FinFET拓扑相当，偏置温度不稳定性（BTI）随着时间的推移也是类似的。

作为向客户发布的v0.1 PDK版本的一部分，三星公布了3GAE工艺的设计支持。具体而言，SPICE模型将继续使用BSIM-CMG紧凑模型格式，其中包括gate-all-around拓扑。 （感谢Berkeley Device Model小组成功预测出需要GAA静电模型。）用于布局实施的place-and-route技术文件，pCell和填充算法已经发布。寄生提取、DRC和LVS集运行也是v0.1PDK版本的一部分。

另外，GAA器件的寄生电容肯定与FinFET不同。栅极穿越鳍片时的Cgs 和Cgd 侧壁寄生现在反映在叠层纳米片之间的栅极上。纳米片之间的间距是关键的工艺优化参数——参考上面引用的IEDM论文。鳍片之间的基板上的栅极的Cgx电容被底部纳米片下方的栅极的基板的电容所取代。所提取的栅极电阻元件Rg也会因其独特的GAA截面而有所不同。（我计划更详细地研究GAA拓扑的BSIM-CMG模型。）

3GAE和3GAP节点介绍都出现在上图中的工艺路线图中。如上所述，3GAE的v0.1 PDK版本现在已经可用。3GAE节点将在2020年底进入风险生产，HVM将在2021年底进入风险生产。（在我的注释中，我写过间隔3GAP的日期大约是一年之后。）

SAFE

三星代工还简要描述了他们的“SAFE”计划（三星高级代工生态系统），列出了16个EDA合作伙伴、27个IP提供商和27个设计服务解决方案合作伙伴，以帮助客户。如上所述，三星还引入了（混合）基于云的设计的生态系统，利用AWS和Azure的资源和专业知识，以及与Cadence和Synopsys的合作。

首次“SAFE”活动将于2019年10月22日在硅谷举行，强调这种伙伴关系的广度。

在描述最近与EDA供应商的合作时，有一个例子引起了我的注意。关于“机器学习原理如何应用于EDA算法”有很多讨论，其中有一个例子我认为非常具有创新性。mask house目前采用一套复杂的源掩模优化（SMO）算法来实现可打印的掩模。在SMO分析期间，存在布局拓扑可能无法解析的风险。虽然，作为DRC设计规则检查运行集的一部分，其目标是排除一切有问题的布局拓扑，但代工厂已经引入了设计人员执行光刻工艺检查（LPC）流程的额外要求。最初的LPC产品版本集成了基于模型和基于模式匹配的算法，以探索布局的潜在问题。基于模型的分析是全面的，但在计算上非常昂贵。模式匹配方法是快速的，但它是“响应性的”，因为它依赖于一组先前识别的模式。三星代工和Mentor Graphics已将一组算法集成到Calibre LPC中，这些算法应用机器学习技术，将“光刻热点”布局分析的范围扩展到所提供的模式库之外，而无需基于模型的详细分析的计算复杂性，非常酷。

参考资料：Kim等人“Machine learning to improve accuracy of fast lithographic hotspot detection”, SPIE, paper 10962-41, February 24-28, 2019.

总结

尽管在某些方面，三星代工仍然“非常年轻”，但在整个论坛演讲中都清楚地看到，他们专注于执行现有的工艺路线图，并试图在垂直FinFET之外实现向下一代器件拓扑的重大飞跃。GAA技术的使用将放宽与“量化”FinFET器件宽度相关的一些设计限制，并且3GAE工艺节点PPA与现有节点的比较非常引人注目。摩尔定律会继续延续。

点击“阅读原文”，阅读英文全文。

*免责声明：本文由作者原创。文章内容系作者个人观点，半导体行业观察转载仅为了传达一种不同的观点，不代表半导体行业观察对该观点赞同或支持，如果有任何异议，欢迎联系半导体行业观察。

今天是《半导体行业观察》为您分享的第1970期内容，欢迎关注。

推荐阅读

半导体行业观察

『半导体第一垂直媒体』

实时 专业 原创 深度

识别二维码，回复下方关键词，阅读更多

华为｜三星｜美国｜台积电｜5G｜ARM｜人才｜Marvell

回复 投稿，看《如何成为“半导体行业观察”的一员 》

回复 搜索，还能轻松找到其他你感兴趣的文章！

点击这里，阅读英文原文！