祖冲之2.1实现更大规模的量子计算优越性，比超算快了1亿倍

光子盒研究院出品

近日，中国科学技术大学潘建伟、朱晓波团队在arXiv提交了论文《60量子比特24层循环随机电路采样的量子计算优越性》(Quantum Computational Advantage via 60-Qubit 24-Cycle Random Circuit Sampling)。

文章报道了超导量子计算系统祖冲之2.1，与祖冲之2.0相比，量子比特数量仍为66，但是完成了更大规模的随机电路采样。祖冲之2.1系统规模达到60量子比特24层循环(祖冲之2.0为56量子比特20层循环)，读出保真度显著提高到平均97.74%(祖冲之2.0为95.48%)。

据估计，祖冲之2.1采样任务的经典模拟复杂度比谷歌“悬铃木”高6个数量级，比祖冲之2.0高3个数量级(5000倍)。采用最先进的经典算法(张量网络)和超级计算机(Summit)进行经典模拟随机电路采样实验，耗时长达数万年(约4.8万年)，而祖冲之2.1只需约4.2小时，速度快了1亿倍，大大提高了量子计算优越性(即量子霸权)。

量子计算优越性是经典模拟和量子设备之间的长期竞争，而不是一次性的实验演示。

过去两年，经典模拟算法不断发展。特别是，阿里巴巴发文估计，模拟悬铃木的53量子比特和20个周期的电路采样在Summit超级计算机上只需要约19天，在最近的中科院张潘一项工作中，仅使用60个GPU计算了200万个相关位串(或比特串)的精确振幅，而在谷歌原始论文中估计的时间为1万年。

经典算法和硬件的发展几乎将颠覆悬铃木已经取得的量子计算优越性。因此，量子硬件需要不断升级以保持量子计算优越性。而这种长期的竞争也将为量子计算系统的基准测试提供重要的诊断，有助于最终实现容错量子计算。

在这项工作中，中科大的研究人员利用祖冲之2.1将随机电路采样实验的经典模拟时间延长到了数万年。

祖冲之2.1是祖冲之2.0的升级版本。祖冲之2.1是一个由66个Transmon量子比特组成的11×6二维矩形超导量子比特阵列(见图1)。除了边缘的量子比特外，每个量子比特都有四个可调谐耦合器耦合到其最近的相邻量子比特，其中耦合器也是Transmon量子比特，其频率比数据量子比特的频率高几GHz。

所有的量子比特和耦合器都在一块蓝宝石芯片上制造，所有的控制线在另一块蓝宝石芯片上制造。这两个独立的蓝宝石芯片随后通过铟凸点倒装芯片技术堆叠在一起。

每个量子比特都有一条微波驱动线和一条快速通量偏置线来实现完全控制，包括状态激发和量子比特频率调制。每个耦合器由一条通量偏置线控制，可以实现耦合强度g从+5 MHz到-50 MHz的快速调谐。

除了一个无效耦合器(见图1(b))，祖冲之2.1量子处理器上剩余的66个量子比特和109个耦合器功能正常，其中60个量子比特被选作随机量子电路采样实验。

图1 祖冲之2.1量子处理器的设备示意图。

与祖冲之2.0相比，祖冲之2.1主要提升了读出性能。具体而言，关闭点的耦合器频率明显高于读出频率，因此在执行测量时不需要重置量子比特频率。在校准和优化读出之后，所选60个量子比特的平均单量子比特状态读出误差达到er=2.26%(图2(a))，即平均读出保真度为97.74%，其中，最高读出保真度达到99.1%。读出性能的巨大提高在实现更大和更深的随机量子电路采样中起着关键作用。

单量子比特和双量子比特门的校准和优化类似于祖冲之2.0。为了实现门的并行执行，当应用单量子比特门时，所有耦合器都会关闭，只有当实现双量子比特门时，所需的耦合器才会打开。

本文实验中实现的双量子比特门是类iSWAP门，用于随机电路采样。其矩阵形式为：

其中，五个参数{θ, φ, ∆+, ∆−, ∆−,off}通过双量子比特门交叉熵基准(XEB)拟合获得。使用了比祖冲之2.0中(10 MHz)更强的耦合强度(14 MHz)，类iSWAP门的持续时间从32 ns缩短到24 ns。在同时应用所有门的情况下，单量子比特门和双量子比特门的平均泡利误差分别为0.16%(图2(b))和0.60%(图2(c))，即保真度分别为99.84%和99.40%。

 图2 实验所选60个量子比特的读出、单量子比特门和双量子比特门性能。(a)和(b)分别是60个量子比特的读出误差er和单量子比特门泡利误差e1。(c)使用的99个双量子比特门的双量子比特门泡利误差e2。

在这项研究中，随机量子电路的门序列如图3(a)所示。这个随机电路包含若干个循环，其中单个循环由一层单比特门与一层双比特门组成。单比特门层会在所有的量子比特上作用一个单比特门；单比特门从集合中随机选取。而在双比特门层中，会首先将所有的双比特门按照作用位置划分为ABCD四类。每一个循环中的双比特门层按照ABCDCDAB的顺序依次作用对应的双比特门。

图3 (a) 在处理器结构拓扑图中，圆圈代表所选的60个量子比特，未选量子比特用阴影颜色标记。随机量子电路中的单量子比特门从集合中随机选取。橙色、蓝色、绿色和红色的线分别代表A、B、C和D四类双量子比特门。

一般来说，大规模随机量子电路的验证是通过两种变体的电路来完成的，分别称为补丁电路(patch circuit)和消除电路(elided circuit)。作为实验的第一步，需要首先评估这两种验证方法是否适用于这款量子处理器。在本文中，实现了这两种变体的电路和完整版本的电路，范围从15个到60个量子比特，10层循环，并计算了相应输出位串的线性XEB保真度。

实验结果(见图3(c))表明，补丁电路和消除电路保真度与完整电路保真度的平均比率分别为1.09和1.13，表明了这两种验证电路的有效性。

然而，所有电路的保真度似乎低于通过单个运算的简单乘法计算出的预测保真度。这是由于耦合器的频率太高，耦合器上的矩形脉冲的校准没有执行，造成额外的误差。

为此，研究人员开发了一种新的校准方法，称为4-patch(补丁)校准，可以根据双量子比特XEB获得的原始门参数来搜索类iSWAP门的最佳参数。他们将整个电路分成4个不重叠的补丁，覆盖了所有的iSWAP门。然后分别对4个补丁电路的位串进行采样，并将采样后的位串作为训练集。对于每个补丁，他们使用基于梯度的机器学习来优化它包含的iSWAP门的参数。

经过4-patch校准后，研究人员使用优化的双量子比特门参数重新计算了图3(c)中所有电路的XEB保真度。结果表明，所有这些保真度都得到了很大的改善，并且与预测保真度非常匹配(见图3(c))，这表明优化的参数对不同的量子电路具有适应性。此外，补丁电路和消除电路的保真度都与完整电路的保真度非常一致。

图3 (b)将电路分成如图所示的4个补丁，并优化每个补丁中iSWAP门的参数。(c)在4-patch校准前后，具有15-60个量子比特和10层循环电路的XEB保真度。其中，灰色的折线表示预测保真度，〇表示完整电路，+表示补丁电路，×表示消除电路。

然后对60量子比特完整电路、补丁电路和消除电路的输出位串进行采样，深度从12层循环增加到24层循环，并使用补丁电路和消除电路来估计完整电路的性能。

在每个系统规模下，总共执行12个随机生成的电路实例。图4(a)显示了补丁和消除电路的XEB保真度。对于具有60个量子比特和24层循环的最大电路，每一个电路做了7000万次采样，即生成了7000万个位串，最终电路XEB保真度计算为FXEB = (3.66±0.345)×10-4，即0.0366%。

图4 随机量子电路的实验结果。(a)具有60个量子比特和12-24层循环的随机量子电路的结果。(b)、(c)、(d)和(e)分别代表16层、20层、22层和24层循环的量子电路的保真度。

本文采用最先进的经典算法即张量网络算法来估计具有60个量子比特和24层循环的最大电路的经典计算成本。

根据Python软件包Cotengra估计，从60量子比特24层循环随机电路生成一个完美样本的浮点运算次数为1.63×1018。

因此，使用经典计算机再现这个最难电路的相同结果(7000万个位串、0.0366%保真度)总共需要1.10×1022次浮点运算。

如表1所示，使用张量网络算法，祖冲之2.1的采样任务(60量子比特、24层循环）的经典计算成本分别比悬铃木和祖冲之2.0处理器上最难的任务高6个数量级和5000倍。祖冲之2.1在4.2小时内完成的60量子比特、24层循环的随机电路采样任务，将花费Summit超级计算机4.8万年来模拟。

表1 Summit上不同电路的张量网络算法的运行时间。提供了悬铃木、祖冲之2.0和祖冲之2.1处理器上随机量子电路采样实验的经典模拟开销估算。FPO浮点运算次数，QPU是量子处理器。

总之，高性能超导量子计算系统祖冲之2.1已实现了60量子比特、24层循环的大规模随机量子电路采样，产生的希尔伯特空间维数高达260。祖冲之2.1采样任务的经典模拟复杂度是祖冲之2.0的5000倍左右，从而使量子计算优越性得到了显著提高。下一步的工作将研究随机量子电路在NISQ设备上的实际应用，如认证随机位、纠错和流体力学模拟，而不仅仅是抽象采样任务。

论文链接：

https://arxiv.org/pdf/2109.03494.pdf

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