碳纳米管能否拯救摩尔定律？

编者按：

       近年来，因为制程工艺的演进，传统硅材料的极限开始凸显。为此产业界在寻找新的替代者，并且有了很多方案。在本文，我们试浅谈一下最近比较火热的碳纳米管的前景。

硅基晶体管的极限与碳纳米管的优势

随着半导体特征尺寸的逐渐缩小，硅基半导体晶体管正在越来越接近物理极限。随着硅基晶体管逐渐接近极限，各种生产问题正在一一浮现。首先，CMOS晶体管在沟道尺寸很短时，使用普通的平面工艺会造成漏电流（leakage current）非常大，这就造成了芯片待机功耗的问题。为此，16nm以下节点的CMOS普遍使用立体结构，例如FinFET，而随着沟道尺寸进一步降低，晶体管的结构也在变得越来越复杂，例如GAA等。这就造成了CMOS工艺在小的特征尺寸下无论是制备难度还是成本都在快速上升。除此之外，我们看到CMOS工艺在特征尺寸进一步缩小（小于10nm）的时候，晶体管的性能并没有相应提升，因此如何获得高性能和高能效比晶体管就成了半导体业界的重要诉求。

碳纳米管晶体管的电气功能和CMOS 晶体管很接近，同样都有栅、源、漏极，其沟道则是由碳纳米管构成。与CMOS晶体管类似，通过在碳纳米管的栅源漏极加电压可以改变碳纳米管的电流，从而形成电路。

与CMOS晶体管相比，碳纳米管晶体管有几大优势。首先，在先进工艺短沟道（如5nm）的情况下，碳纳米管即使使用平面工艺也不会有漏电流的问题。这就意味着碳纳米管一旦在先进工艺下量产，那么其制备的难度和成本有希望比硅基CMOS工艺要低很多，从而打破摩尔定律接近瓶颈的僵局。此外，碳纳米管本身也有优秀的电气性能，其能效比可以比CMOS晶体管要高一个数量级，而且碳纳米管的一些特殊性质也能在传感器领域获得大量应用。

碳纳米管正在走向量产

碳纳米管从提出至今已经有数十年的历史，而碳纳米管真正走向量产是最近五年的事情。

碳纳米管的量产存在两大挑战，第一是如何在单位面积上制备高密度的碳纳米管，第二是如何保证纯度。其中的碳纳米管纯度是指，在生长碳纳米管的过程中，会出现部分器件并没有真正成为碳纳米管而是形成了金属碳纳米管，这些金属碳纳米管的电气特性和真正的碳纳米管并不一致，因此碳纳米管制备过程中希望纯度较高即金属碳纳米管的比例很低。今年五月底，北京大学彭练矛教授领导的发表在《科学》杂志上的研究可以说是在高密度高纯度碳纳米管阵列制备方向上的一个重要里程碑。该研究首次同时实现了高密度（可达100-200碳纳米管／微米）和高纯度（99.9999%纯度）的碳纳米管阵列制备。该研究中的碳纳米管沟道长度为165nm，其本征延时可低至12.4ps，比起相似沟道长度的CMOS电路来说要低，这也证实了碳纳米管晶体管的潜力。

《科学》杂志上发表的最新同时具有高密度和高纯度的碳纳米管阵列制备工艺

除了我国的团队之外，美国的科研机构在碳纳米管领域也投入了很大精力。MIT的Max Shulaker教授的团队的一系列工作也是推动碳纳米管量产的重要里程碑。2019年，Shulaker团队成功实现了由14000多个碳纳米管晶体管实现的16位处理器，是当时集成度最高的碳纳米管芯片。而在本月《自然·电子学》刚发表的论文中，Schulaker教授的团队则将碳纳米管的量产更进一步，和Analog Devices（ADI）以及SkyWater Technology合作成功地在商用Fab中在三块晶元上制造了近两百万个碳纳米管，其特征尺寸接近130nm。在这篇论文中，Shulaker研究组提出了多项重要的新技术，可以大大缩短碳纳米管的制备时间（从两天时间缩短到了两分钟），同时其大规模制备的碳纳米管阵列也具有相当好的一致性。这一研究可以大大缩短碳纳米管的制造成本，这也将成为碳纳米管商业化量产的重要里程碑。

碳纳米管会在哪里最先落地？

最近几年间大规模量产碳纳米管的研究正在推进碳纳米管的量产和落地。但是，我们也应当看到，大规模碳纳米管组成的逻辑电路真正追赶上CMOS电路可能还需要多年的时间。因此，我们认为，碳纳米管第一个可能落地的方向或许是传感器领域。在传感器领域，碳纳米管拥有一系列新颖的特性，在生物领域和化学传感器领域可以实现高灵敏度的感知。目前，已经有不少研究组推出了碳纳米管气体传感器（可以检测各种气体，例如氨气、一氧化碳等）以及生化传感器（可以感知葡萄糖、DNA等），在未来的安全、健康、环境等领域都可能有重要应用。而在碳纳米管传感器的后端则可以集成中小规模的碳纳米管逻辑电路，从而可望实现在一种工艺上的全集成传感器方案。碳纳米管晶体管的高能效比也能帮助基于碳纳米管的传感器方案应用到低功耗应用中。

除了传感器之外，大规模碳纳米管一旦能实现，还有机会能为目前的处理器芯片带来革命性变化。目前，处理器芯片往往都受制于内存墙问题，即和内存之间的互联带宽太低，限制了计算逻辑的效率。高级封装技术中的堆叠技术（如TSV）可以部分解决这个问题——传统的TSV 3DIC中，不同芯片堆叠在一起并使用TSV来实现互联，而TSV互联线的间距在10微米左右。这10微米的TSV互联间隔则限制了互联的数量。而如果用上碳纳米管，则可以大大缩小这个互联的间距，从而大大增加互联密度并提升通信带宽。传统的芯片的制造过程是首先制造出有源区，然后在有源区的上方再做多层金属互联，每次完成一层金属互联后会在其上方沉积一层绝缘层，然后在绝缘层之上再次生长金属互联层。同时，在不同的金属层之间可以通过金属层间通孔来实现层间互联。这些金属通孔的间距可以低至几十纳米。而碳纳米管也可以实现类似的方法，在底层标准CMOS有源区制造完成后，可以在绝缘层上面生长金属和碳纳米管或存储器件（例如RRAM），相当于把碳纳米管作为一层金属互联来生长。这样一来，碳纳米管和CMOS逻辑／存储器件之间的互联密度就可以从TSV的10微米级别下降到10纳米数量级，即互联密度可以提升一千倍，这就能大大缓解内存墙问题，从而进一步为计算架构带来革命性变化。

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