闪存，正式进入232层时代！
昨日晚间，闪存大厂美光正式宣布，公司的232层3D NAND Flash正式量产。
按照美光介绍，这是闪存行业首次跨入两百层。与前几代美光NAND相比，新产品具有业界最高的面密度，可以提供更高的容量和更高的能效，从而为从客户端到云的数据密集型用例提供一流的支持。
“美光的 232 层 NAND是存储创新的分水岭，它首次证明了在生产中将 3D NAND 扩展到超过 200 层的能力，”美光技术和产品执行副总裁 Scott DeBoer 说。“这项突破性技术需要广泛的创新，包括创建高纵横比结构的先进工艺能力、新型材料的进步以及基于我们市场领先的 176 层 NAND 技术的领先设计增强。”Scott DeBoer进一步指出。
除了美光以外，三星和铠侠也都在争先恐后的涌向两百层的闪存。此外，也有报道指出，国内闪存企业长江存储也将跨过一代，直接迈向232层存储。由此可见，属于闪存的新一轮争霸战正式开打。
美光“层数”的率先突破
在闪存堆叠的早期，韩国巨头三星一直是领先者。但美光却在后续的发展中迅速追上，并终于在176层闪存上实现了完美超越。而这次232层NAND Flash的量产，更是将美光的领先优势进一步扩大。
从原理上看，3D NAND Flash是通过在垂直堆栈中将多组单元相互层叠来制造的。闪存芯片中的层数越多，容量就越高。目前，所有制造商目前都在制造 100 层以上的芯片。美光则声称，其量产的232 层技术代表了世界上最先进的NAND。
据美光介绍，公司新的232层闪存拥有业界最快的 NAND I/O 速度——每秒 2.4 GB (GB/s)。这一速度比美光 176 层节点上启用的最快接口快50%。与上一代闪存相比，232 层 NAND 还提供高达 100% 的写入带宽和超过 75% 的读取带宽提升。
此外，232层NAND推出全球首款六平面（six-plane）TLC量产NAND。在所有 TLC 闪存的每个die中，其所具有的的平面（plane）是最多的，并且每个平面都具有独立的读取能力。美光的 232 层 NAND 还是首款支持 NV-LPDDR4 的生产产品，这是一种低压接口，与之前的 I/O 接口相比，每比特传输节省 30% 以上。
能够实现这样的速度提升，这当然主要得益于美光在技术上的创新。
据anandtech报道，从技术角度来看，美光的232L NAND进一步建立在美光那一代磨练出来的基本设计元素之上。因此，我们再次关注弦堆叠设计（string stacked design），美光使用一对116层decks，高于上一代的88层。反过来，116层decks也是值得注意的，因为这是美光第一次能够生产超过100层的单一deck，这一壮举以前仅限于三星能做到。这反过来又使美光能够仅用两层decks生产尖端的NAND，随着公司推动总层数超过300层的设计，这可能在更长时间内是不可能的。
美光的 NAND 平台继续使用其电荷陷阱（charge-trap）、CMOS under Array (CuA) 架构构建，该架构将 NAND 的大部分逻辑置于 NAND 存储单元之下。美光长期以来一直认为这是他们在 NAND 密度方面获得持续优势的原因，而这在他们的232层 NAND上再次展现。美光声称，他们已经实现了 14.6 Gbit/mm²的密度，比他们的 176L NAND 密度高约 43%。而且，根据 Micron 的说法，密度比竞争对手的 TLC 产品高 35% 到 100%。如此高的密度使美光最终能够生产出他们的第一个 1Tbit TLC 裸片，从产品化的角度来看，这意味着美光现在还可以通过堆叠 16 个 232L 裸片来生产 2TB 芯片封装。
与此同时，美光也一直在研究其芯片封装的尺寸，因此虽然更大的容量意味着他们的芯片尺寸逐代增加（根据美光的密度数据，我们估计约为70.1mm ²），他们仍然将芯片封装缩小了 28%。因此，单芯片封装从12mmx18mm(216mm²) 缩小到 11.5mmx13.5mm (~155mm²)。因此对于美光的下游客户来说，美光 NAND 的更大容量和更小封装的结合意味着设备制造商可以减少分配给 NAND 封装的空间量，或者转向另一个方向并尝试塞进更多的封装进入相似数量的空间。
此外，美光还在新产品的外围逻辑上实现了最新一代的 ONFi。
ONFi 于 2021 年完成，现已推出第一批 NAND 产品，这种技术将控制器-NAND 传输速率提高了 50%，达到 2400MT/秒。ONFi 5.0 还引入了一种新的 NV-LPDDR4 信令方法，该方法具有相同的 2400MT/s 速率，但由于它基于 LPDDR 技术，因此功耗更低。据美光公司称，他们发现每比特能量传输节省了 30% 以上，从而线束降低了能耗。尽管与往常一样进行此类比较，但值得注意的是带宽增益超过了节能（50%对30%）。
按照美光在投资者日的分享，未来会有五百层的NAND Flash规划，但他们并没有公布具体的时间表。
其他巨头的亦步亦趋
在美光高调宣布232层闪存量产的同时，其他存储巨头也在暗中发力。
首先看三星方面，据韩媒businesskorea今年年初的报道，三星电子将在 2022 年底推出 200 层或更多层的第八代 NAND 闪存。业内人士认为，三星已经通过“双堆叠”的方式获得了 256 层技术。报道进一步指出，三星电子将成为第一家通过在 128 层单堆栈中增加 96 层来发布 224 层 NAND 闪存的芯片制造商。与 176 层芯片相比，224 层 NAND 闪存可以将生产力和数据传输速度提高 30%。而这背后的技术支柱则是来自三星V-NAND技术。
三星表示，自2013年推出以来，V-NAND一直是存储业内最成功的技术之一。它不仅仅是在越来越宽的小城市街道上一个接一个地延伸存储芯片，而是使打开一扇相当于摩天大楼存储设计的大门，重塑了这个行业！三星进一步指出，在从 100+ 层扩展到 200+ 层的过程中，他们希望将其尖端的 V-NAND 摩天大楼彼此堆叠（由绝缘层隔开），这正是上面说的“128+96”的设计方式。按照三星预计，这种所谓的串堆叠可能是推动 V-NAND 向前发展的最有效方式。当然，额外的 3D 工艺改进改进也是需要的。
相关报道也指出，三星新技术的存储密度较之上一代增加了40%左右。V-NAND V8闪存的单核容量也从之前的512Gbit翻倍到1Tbit，性能也更强。IO接口速率则直接从2Gbps提升至2.4Gbps，性能更兼容最新的PCIe 5.0标准。得益于更大的存储容量。V-NAND V8闪存的厚度还是可以控制在合理的水平，封装512GB容量不超过0.8。
在三星以外，另一家韩国巨头SK Hynix也被报道也在追求200+层的闪存。相关报道指出，SK海力士有望在2023年推出其200+层的产品，但从他们官方，我们目前还没有任何相关信息传出。不过从公司更早之前的报道可以看到，4D NAND Flash技术也许会是SK海力士征服这个市场的“杀手锏”。
SK海力士表示，3D-NAND具有存储容量随着通过三维堆叠堆叠的层数的增加而增加的结构。3D-NAND使用堆叠多层氧化物-氮化物的方法，在其上形成称为“plug”的垂直深孔，然后在其中形成由氧化物-氮化物-氧化物制成的存储器件。通过这种方法，可以通过少量的工艺同时形成大量的细胞。在 3D-NAND 中，电流流过位于圆柱形单元中心的多晶硅通道，并根据存储在氮化硅中的电荷类型存储编程和擦除信息。
在SK海力士看来，虽然3D-NAND 的核心技术是实现更高层数的三维堆叠，这在过去几代了发展也不错，但为了在3D-NAND之后进一步最大化存储容量，SK海力士开发了一种4D-NAND，可以使芯片尺寸更小。从技术上看，4D NAND就是在3D NAND单元下方形成外围电路，以消除外围电路占用的面积，从而最大限度地提高存储容量并降低NAND闪存的成本。
在更早之前的2019年，SK海力士曾经做过非常大胆的预测，那就是到2025年推出500 层堆叠产品，到2023年，更是将其4D NAND Flash堆叠提升到800+。但从目前看来，这实现起来似乎有点困难。
今年早些时候，西部数据与合作伙伴 Kioxia 也分享了他们的闪存路线图。据介绍，该公司计划很快推出其第 6 代 BiCS，它将在 TLC 和 QLC 配置中具有 162 层。他们同时还指出，公司即将推出的具有超过 200 层的 BiCS+ 内存，该内存将于 2024 年推出。与 BiCS6 相比，它的每个晶圆的位数将增加 55%，传输速度提高 60%，写入速度提高 15%。
在去年九月份接受半导体行业观察等记者采访的时候，铠侠方面曾经表示，从162 层闪存开始，公司开始采用CMOS电路配置在存储阵列下方的CUA结构。据了解，这种设计的芯片厚度会大于CAN结构，但铠侠表示，从单片晶圆中产出的芯片数量的增加可以弥补生产时间变长的影响。面向未来铠侠后续还将引入CBA结构，即CMOS／存储阵列键合，存储阵列和周边电路会分别生产。最终，将两片晶圆键合在一起以形成一个存储器芯片。除此以外，PLC和Twin BiCS也是铠侠提升平面存储密度的重要途径。
所谓PLC，是penta level cell的简称，这是一种存储5电位的设计。但铠侠并不满足于此，在之前的学术会议上，铠侠还谈到了存储6电位的HLC（hexa level cell）和存储8电位的OLC（octa level cell）。
至于Twin BiCS，则是铠侠在2019年推出一个闪存新技术。据介绍，这是全球首个3D半圆形分裂浮栅极闪存单元。其使用的技术主要有半圆形、分裂、浮栅极，简单来说就是将传统的浮栅极分裂为两个对称的半圆形栅极，利用曲率效应提高闪存P/E编程/擦除过程中的性能。
按照铠侠介绍，他们计划在未来十年内构建 500 层以上的 NAND Flash。
此外，有报道指出，国内闪存新秀长江存储的闪存层数也会直接从128层跃升到232层，并于今年年底量产。关于这个消息，并没有办法求证。我们仅将其列举在此，以供大家参考。
NAND Flash何去何从？
从上文的介绍可以看到，自闪存进入了3D时代，围绕在层数的竞争正在愈演愈烈，甚至有专家预研，未来甚至可能会出现1000层的3D NAND Flash。但正如铠侠在接受半导体行业观察采访的时候所说，这种高层数闪存的出现，会增加闪存的制造时间和成本，这也是他们探索横向发展3D 闪存的原因。
欧洲知名机构imec也表示，为了维持 NAND-Flash 路线图，一些主要厂商最近宣布将层数进一步增加到 500 层或更多。按照这个趋势线，这个数字将在十年结束前增加到 1000。他们也同意，暴增的层数会带来更高的处理复杂性，也会挑战沉积和蚀刻工艺，并导致应力在层内积聚。这也是类似三星这样的NAND-Flash 制造商最近开始将层数分成两（或更多）层，并将单独处理的层堆叠在一起的原因。
但在他们看来，在更遥远的未来，预计我们将需要更多颠覆性的“后 NAND”创新来继续实现闪存的密度缩放，从而为进入Tbit/mm²时代做准备。基于这样的考虑， imec将GAA NAND-Flash 纳入了路线图。（具体参考我们之前的文章《NAND Flash何去何从，3D FetFET将担当重任》）
从很多的报道可以看到，各种新型存储也将有望在未来扮演替代者的角色。不过短期看来，NAND Flash还将是存储世界的重要组成，这是毫无疑问的。
*免责声明：本文由作者原创。文章内容系作者个人观点，半导体行业观察转载仅为了传达一种不同的观点，不代表半导体行业观察对该观点赞同或支持，如果有任何异议，欢迎联系半导体行业观察。
今天是《半导体行业观察》为您分享的第3113内容，欢迎关注。
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