半导体系列：（可点击）
硅片切好之后，就要在晶圆上把成千上万的电路装起来的，干这活的就叫“晶圆厂”。各位拍脑袋想想，以目前人类的技术，怎样才能完成这种操作？用原子操纵术？想多了，朋友！等你练成御剑飞行的时候，人类还不见得能操纵一个一个原子组成各种器件，那究竟怎么做呢？在开始前，我们要先认识 IC 芯片是什么。IC 全名积体电路（Integrated Circuit），由它的命名可知它是将设计好的电路，以堆叠的方式组合起来。藉由这个方法，我们可以减少连接电路时所需耗费的面积。下图为 IC 电路的 3D 图，从图中可以看出它的结构就像房子的樑和柱，一层一层堆叠，这也就是为何会将 IC 制造比拟成盖房子
从上图中 IC 芯片的 3D 剖面图来看，底部深蓝色的部分就是上一篇介绍的晶圆，从这张图可以更明确的知道，晶圆基板在芯片中扮演的角色是何等重要。至于红色以及土黄色的部分，则是于 IC 制作时要完成的地方。首先，在这里可以将红色的部分比拟成高楼中的一楼大厅。一楼大厅，是一栋房子的门户，出入都由这里，在掌握交通下通常会有较多的机能性。因此，和其他楼层相比，在兴建时会比较复杂，需要较多的步骤。在 IC 电路中，这个大厅就是逻辑闸层，它是整颗 IC 中最重要的部分，藉由将多种逻辑闸组合在一起，完成功能齐全的 IC 芯片。黄色的部分，则像是一般的楼层。和一楼相比，不会有太复杂的构造，而且每层楼在兴建时也不会有太多变化。这一层的目的，是将红色部分的逻辑闸相连在一起。之所以需要这么多层，是因为有太多线路要连结在一起，在单层无法容纳所有的线路下，就要多叠几层来达成这个目标了。在这之中，不同层的线路会上下相连以满足接线的需求。知道 IC 的构造后，接下来要介绍该如何制作。试想一下，如果要以油漆喷罐做精细作图时，我们需先割出图形的遮盖板，盖在纸上。接着再将油漆均匀地喷在纸上，待油漆乾后，再将遮板拿开。不断的重复这个步骤后，便可完成整齐且复杂的图形。制造 IC 就是以类似的方式，藉由遮盖的方式一层一层的堆叠起来，详细工艺下面详细介绍
最后便会在一整片晶圆上完成很多 IC 芯片，接下来只要将完成的方形 IC 芯片剪下，便可送到封测厂做封装测试，至于封测厂是什么东西？请持续关注本公众号史晨星（shichenxing1）
集成电路制造工艺繁多复杂，晶圆厂厂内大致上可分为四大区：真空区、黄光区、蚀刻区、扩散区真空区：乃沉积暨离子植入，也就是在晶圆上覆盖一层薄膜，所以也称为薄膜区。薄膜沉积工艺系在晶圆上沉积一层待处理的薄膜，薄膜工艺常用于在晶圆表面制备各类半导体、绝缘体、金属的薄膜材料，包含CVD、PVD（蒸发和溅射）、电镀、外延等；沉积工艺包括化学沉积和物理沉积，形成多层的光刻和刻蚀立体结构，构成绝缘层或金属导电层，详细请持续关注本公众号史晨星（shichenxing1）设备篇
黄光区：主要是使电路图显影，匀胶工艺系把光刻胶涂抹在薄膜上，光刻和显影工艺系把光罩上的图形转移到光刻胶，集成电路的最小线宽取决于光刻设备的分辨率，它定义了半导体器件尺寸，光刻的工艺水平直接决定芯片的制程水平和性能水平，详细请持续关注本公众号史晨星（shichenxing1）设备篇
蚀刻区：使用化学剂来蚀刻出所需要的电路，刻蚀工艺系把光刻胶上图形转移到薄膜，去除光刻胶后，即完成图形从光罩到晶圆的转移，将没有受光阻保护的硅晶圆，以离子束蚀刻，刻蚀工艺的提高在于不断缩小PN间的闸极，详细请持续关注本公众号史晨星（shichenxing1）设备篇扩散区：又称为炉管区均为高温加工的处理，掺杂工艺是形成N型和P型掺杂结构的过程，包含扩散和离子注入两类；离子注入工艺对硅基材料进行掺杂，形成PN区，构成晶体管，详细请持续关注本公众号史晨星（shichenxing1）设备篇
上述四大工艺循环，分层施工，逐层架构，最终完成芯片制作
半导体产业技术进步主要有两大方向：一是硅片直径越大→硅片面积越大→单个晶圆上芯片数量越多→效率越高→成本越低，详细请参考上篇文章半导体全面分析（三）：制造三大工艺，硅片五大巨头！，二是制程越小→晶体管越小→相同面积上的元件数越多→性能越高→产品越好，那么制程是什么呢，下面详细介绍
晶体管结构中，电流从 Source(源极)流入 Drain(漏级)，Gate(栅极)相当于闸门，主要负责控制两端源极和漏级的通断。栅极的宽度决定了电流通过时的损耗，表现出来就是手机常见的发热和功耗，宽度越窄，功耗越低。而栅极的最小宽度(栅长)，就是芯片工艺中提到的制程
以 14 纳米为例，其制程是指在芯片中，线最小可以做到 14 纳米的尺寸，缩小电晶体的最主要目的就是为了要减少耗电量，然而要缩小哪个部分才能达到这个目的？上图中的 L 就是我们期望缩小的部分。藉由缩小闸极长度，电流可以用更短的路径从 Drain 端到 Source 端
电脑是以 0 和 1 作运算，要如何以电晶体满足这个目的呢？做法就是判断电晶体是否有电流流通。当在 Gate 端做电压供给，电流就会从 Drain 端到 Source 端，如果没有供给电压，电流就不会流动，这样就可以表示 1 和 01965年4月19日，摩尔定律是由英特尔公司的创始人之一戈登·摩尔提出，《电子学》杂志（ElectronicsMagazine）发表了摩尔（时任仙童半导体公司工程师）撰写的文章 “让集成电路填满更多的组件”，文中预言半导体芯片上集成的晶体管和电阻数量将每年增加一倍1975年，摩尔根据当时的实际情况对摩尔定律进行了修正，把 “每年增加一倍” 改为 “每两年增加一倍”。所以，业界普遍流行的说法是当价格不变时，集成电路上可容纳的元器件的数目，约每隔 18-24 个月便会增加一倍，性能也将提升一倍
39. 技术路线：High-k 45nm→FinFET 22nm→GAA 5nm晶体管设计的思路主要是两点：第一提升开关响应度，第二降低漏电流。晶体管物理的图，就是漏电流-栅电压的关系图：
其中 oxide，绝缘层，作用是隔绝栅极和沟道。因为栅极开关沟道，是通过电场进行的，电场的产生又是通过在栅极上加一定的电压来实现的，但是欧姆定律告诉我们，有电压就有电流。如果有电流从栅极流进了沟道，那么还谈什么开关？早就漏了最早的绝缘层就是和硅非常自然地共处的二氧化硅，其相对介电常数（衡量绝缘性的，越高，对晶体管性能来说，越好）约是3.9。但在尺寸缩小到一定限度时，从能带的角度看，因为电子的波动性，如果绝缘层很窄很窄的话，那么有一定的几率电子会发生隧穿效应而越过绝缘层的能带势垒，产生漏电流眼看摩尔定律要终结到 45 nm 了，大家开始疯狂寻找，最后找到一种名为 HfO2 的材料，这就叫做high-k，这里的k是相对介电常数（相对于二氧化硅的而言）金属栅是与high-k配套的一项技术。high-k材料会降低沟内的道载流子迁移率，并且影响在界面上的费米能级的位置，进而影响晶体管的阈值电压，金属的自由电荷浓度极高（超过10^20），而且有镜像电荷效应，可以中和掉high-k材料的绝缘层里的偶极子对沟道和费米能级的影响
但干到 28 nm，又干不下去了，1999 年，胡正明教授在美国加州大学领导着一个研究小组探索如何将 CMOS 技术拓展到 25nm 及以下领域，最后提出两种可行方案：一是立体型结构的 FinFET 晶体管，另外一种是基于 SOI 的超薄绝缘层上硅体技术 (UTB-SOI，FD-SOI 晶体管技术)，因为他的两个重要发明，摩尔定律在今天得以再续传奇晶体管本质上是开关，有两个基本状态：开和关。与栅栏门允许或限制通行一样，FET栅极可允许或限制源与漏之间的电子流动。通常将FET直接装配在硅片上。绝缘介电层覆盖在硅片表面上，并将成为栅极介电层。导电层（如多晶硅或某种金属）被沉积在介电层上，最终成为栅极电极。该器件结构又名“平面型栅极”
当栅极长度过短时，就会出现短沟道效应（如漏电流）,栅极的宽度决定了电流通过时的损耗，宽度越窄，功耗越低。当制程逼近20nm时，栅极对电流控制能力急剧下降，会出现“电流泄露”问题
FinFET 又叫鳍式场效应晶体管，这种新的晶体管把芯片内部平面的结构变成了 3D，把栅极形状改制，增加 Gate 端和下层的接触面积，减小栅极宽度的同时降低漏电率，而晶体管空间利用率大大增加。除此之外，在传统晶体管结构中，控制电流通过的闸门，只能在闸门的一侧控制电路的接通与断开，属于平面的架构。在 FinFET 的架构中，闸门成类似鱼鳍的叉状 3D 架构，可于电路的两侧控制电路的接通与断开。这种设计可以大幅改善电路控制，是解决20纳米及以下制程电流泄露问题的核心技术
想到难，做到更难。为什么呢？因为竖起来的那一部分硅，也就是用作沟道的硅，太薄了，只有不到10个纳米，不仅远小于晶体管的最小尺寸，也远小于最精密的光刻机所能刻制的最小尺寸。于是如何把这个Fin给弄出来，还得弄好，成了真正的难题，详细请持续关注本公众号史晨星（shichenxing1）设备篇
另外一种技术路线是SOI，特点是特殊材料、普通工艺，而FinFET的特点是普通材料，特殊工艺。FD-SOI是一种平面工艺技术，相对于Bulk CMOS主要多了一层叫做埋氧层的超薄绝缘层位于基硅顶部，用于形成一个超薄的晶体管通道，由于通道非常薄，所以没有必要掺杂通道，从而使晶体管完全耗尽
但干到 7 nm，又干不下去了，GAAFET（Gate All Around）晶体管将是未来最有可能突破 7 nm以下FinFET工艺的候选技术，GAAFET是一个周边环绕着gate的FinFET，和目前垂直使用fin的FinFET不同，GAAFET的fin设计在旁边，能够提供比普通FinFET更好的电路特性，“全包覆栅极”或“纳米丝”方法是应7nm或5nm 节点而生的概念
随着制程节点的缩小和工艺精度的提高，集成电路设计产品的设计成本迅速增加，10nm 的设计成本约为 28nm 的 4.5 倍，7 纳米制程节点的工艺研发费用达 3 亿美金，5 纳米研发费用在 5.4 亿美金，同时开发风险也随之增加
28 纳米是长制程节点，预计工艺生命周期将持续20年，从单位晶体管成本来看，28 纳米制程节点每百万门单价 2.7 美金，是目前市场上单位门成本最低的制程节点
半导体制造环节资金壁垒高。产能的扩张需要新建大量厂房和引进大量设备，一般新建一个 12 英寸生产线需要上百亿元的资本投入。产线建设完成后也需要经过长时间的产能爬坡才能达到大规模生产，因此在厂线使用初期，高额的折旧摊销也会对利润带来侵蚀，因此半导体制造资金壁垒高
半导体制造环节技术壁垒高，除了半导体设备本身极具技术难度之外，各个环节设备之间的工艺配合以及误差控制需要大量的经验积累，一般集成电路生产需经过上千步的工艺，在 20nm 技术节点，集成电路产品的晶圆加工工艺步骤约1000 步，在 7nm 时将超过 1500 步，任何一个步骤的误差放大都会带来最终芯片良率的大幅下滑晶圆制造行业一个典型的特点就是先进技术节点工艺制程掌握在少数几个公司手中，130nm 制程全球有 30 家企业可以量产，但到 14nm 制程技术只掌握在 6 家企业手中，目前顶尖制程企业仅剩台积电、三星、Intel 三家
所谓微笑曲线只适用于低端制造，看毛利率，台积电 50% 第一，三星 45% 第二，看净利率，台积电 35% 第一，高塔 21% 第二
从尺寸来看，12 寸（300mm）晶圆厂第一，其次是 8 寸、6 寸，2018年全球芯片制造月产能 1900 万片，其中 1100 多万片 12 寸片，550 万片 8 寸片，200 多万片 6 寸片
从区域来看，台湾地区位居第一，占全球21.8%产能，韩国占全球21.3%产能，中国大陆地区占全球12.5%产能
在市场份额上，台积电 2018 年占 59% 独占龙头
1987 年，台积电成立于台湾新竹科学工业园区，开创晶圆代工模式2018 年，实现营业收入 2085 亿元，归母净利润 775 亿元
台积电立基台湾，目前拥有 3 座 12 寸晶圆厂、4 座 8 寸晶圆厂和 1 座 6 寸晶圆厂
2009 年 3 月，格罗方德成立，总部位于美国加州硅谷桑尼维尔市，由 AMD拆分而来，目前在全球拥有 5 个生产基地，总产能达 770 万片/年
台湾联华电子UMC
2018 年，实现营业收入 331 亿元，归母净利润 15 亿元现有 11 座晶圆厂，其中包含位于台湾的Fab 12A与新加坡的Fab 12i，以及厦门在建的Fab 12X 三座12英寸厂、七座8英寸厂、一座6英寸厂
联电孵化出了一大批企业，包括 MTK 联发科（手机芯片）、联咏科技（面板驱动IC）、联阳半导体（电脑芯片）、智原科技（ASIC）、联笙电子（内存芯片）、原相科技（CMOS）等
聚焦于模拟、射频、混合信号、传感器电源管理芯片等，客户涵盖消费、汽车、医疗、航空等领域，拥有 7 个制造工厂，总产能达到 230 万片/年，2018 年收入 13 亿美元
1999 年立于林口华亚科技园区，是全球最大砷化镓晶圆代工半导体厂商（不含IDM厂），详细请持续关注本公众号史晨星（shichenxing1）应用篇
从制程看，落后两代四年，中芯国际 2019 年实现 14 nm 量产，台积电 2015 年已实现，14 nm→10 nm→7 nm，还有两代
中芯国际 SMIC
2000 年张汝京成立于上海，是中国大陆规模最大的集成电路芯片制造企业
拥有 5 座 8 英寸厂（上海2座、天津1座、深圳1座、意大利1座）和 3 座 12 英寸厂（北京2座、上海1座）
2017 年 10 月，梁孟松加入中芯国际接手研发部门后，研发投入显著提升，2018 年研发费用占当期收入的 17%，高于2016/2017 年的 11%/14%，显著高于同年台积电，联电和三星的研发投入占比（9%左右）
90 纳米中芯落后台积电 1 年，65 纳米落后两年，40 纳米落后三年，28 纳米整整落后 6 年，梁孟松来了奋起直追，14 纳米落后台积电 3.5 年，比原计划提前了半年，10 纳米及以下预计落后 3 年，差距正在逐渐缩小，有望成为仅次于台积电全球第二大纯晶圆代工厂
华虹半导体专注 8 寸 200mm 纯晶圆代工，在上海张江和金桥共有 3 条200mm 集成电路生产线，月产能约 17 万片，2018 年实现营业收入 66.8 亿元，归母净利润 12.5 亿元
看个视频，走进台积电！了解晶圆制造流程，过程比你想象的还要复杂
最后发起一个投票，大家认为中芯国际 7 nm 何时能量产？
想获取报告全文，分享本文至朋友圈，打赏 10 元进群，100元获取完整报告
半导体系列：（可点击）