高速 SerDes 技术浅析和前景展望
引言
IP与SoC设计
半导体论坛上频频出现高速Serdes的主题,成为各大专场的热点名词,我们从技术发展和行业应用的角度来讨论一下,Serdes技术为什么这么重要!
半导体技术的发展点亮了一个新的数字时代,5G通信,自动驾驶,人工智能,大数据存储,云计算,高性能图像媒体处理,万物互联,摩尔定律新延续等等热点应用,创造了一场翻天覆地信息技术革命,而这些应用在不断的攀登速率的最高峰时,始终离不开最基本的数据传输技术。
为了满足这些大数据,高效,高性能计算所需要的高速数据,一些高速的接口应运而生,在我们熟悉的PCI Express,USB3.0,XAUI万兆以太网,SATA,DP,RAPID IO,HBM这些高速接口的底层都是基于Serdes技术,那让我们从Serdes的视角来看深入浅出揭开这些热点技术的面纱。
一、早期串行演变到并行通信
IP与SoC设计
在计算机通信领域的上世纪八十年代,数据传输以串行为主的,它有简单,成本低廉的优势,比如UART 20Kbps, SPI 1Mbps左右,后来在一些总线通信中,逐渐改为并口通信,比如我们常见的MII接口可以达到100Mbps左右。
串行通信
并行通信
并行接口,多根信号同时传输数据,在当时有效的提高了整体的数据传输效率,如早期的以太网MII,PCI总线技术,以及最普遍的DDR内存通信技术。
二、并行技术的发展和瓶颈
IP与SoC设计
随着应用技术对速率的渴望越来越高,百Mbps级别的传输率以及难以满足各种需求,比如5G的高速通信,高分辨率的图像处理,显卡的数据应用,高性能的计算和服务器,这些应用动辄要求Gbps,GTs级别的速率,并口发展遇到的严重的瓶颈。
系统同步和源同步时钟的并行通信
随着速率增加信号的眼图逐渐模糊
对于并行通信,我们需要考虑时钟倾斜和抖动引起的信号衰减,举个简单的例子,10个人并排走,速度越快,就越难以对齐并排,在术语上为Clock skew。
Clock Skew
Jitter
随着并行速率的增加,时钟抖动的影响越来越严重,示波器的眼图可以看到最后波形叠加十分严重,接收端已经完全无法识别有效的信号了,并行的发展瓶颈主要如下:
·两个芯片间的时钟传播延时(clock skew)
·并行数据各个 bit 的传播延时 (data skew)
· 时钟的和数据的传播延时不一致(skew between data and clock)
· 多根同步信号在高速率时会发生串扰(共模传输,差模传输,静态传输),而且繁多的信号很难在PCB并行通信的PCB布线,要求等长,线宽间距一致,layout的成本和难度很高,外部的连线也受到严重的限制,整个系统硬件成本高昂,系统的稳定性很难提高,举个例子,比如32个人并排向前走,速度越快,越容易互相踩踏。
总之,并行数据很难做到很高的传输效率,成本也越来越高昂,理解了上面skew的概念,我们来做一个小的计算来理解。
32bit数据的并行总线,传输的各种延迟skew都是比较理想理想的状态:
数据从发送端的skew = 100 ps
PCB走线引起的skew = 100 ps
时钟的周期抖动jitter = +/- 50 ps
接收端触发器采样窗口 = 200 ps
最理想并行的有效频率 = 1/(100+100+100+200) = 2.0GHz (DDR)或者1.0GHz(SDR单边沿).
在如此苛刻的优化硬件的条件,用了32根信号外加各种时钟和控制信号,有效频率才做到2G左右,常用的DDR4核心频率基本是400~800MHz之间,我们发现并行通信的边际效益越来越低了。
三、高速串行技术 SerDes 的关键技术
IP与SoC设计
在经历了并行技术的严重的瓶颈,通信领域的工程师又回过头来想起了串行技术的好,与并行技术对比,串行技术有以下的好处:
·IO的占用少
·布线简单
·没有信号间的串扰
·系统的硬件成本低
有读者会问,通信领域最早就是串行通信,为何发展到并行通信后,又重新发展起来串行通信呢?那是因为近几年一些关键的技术发展,帮助串行通信突破了原有旧架构上的瓶颈。
Serdes功能框图
我们先从Serdes的基本功能来理解,SERDES是英文SERializer(串行器)/DESerializer(解串器)的简称 ,它包含了串化/解串器,均衡,FIFO,差分通道,编码器等主要功能模块。
几项关键的Serdes技术促进了串行通信效率的大幅度提高,以下我们重点分析:
·差分通信(differential signaling)
与传统的单端通信不同,差分信号由一对相反信号组成,接收端以两者的绝对值来判断信号,这样差分信号在传输过程中,即时受到干扰,也是同一方向上的,两者的绝对值并没有变化,保持了传输信号的完整性。现在最新的接口技术如以太网,LVDS,MIPI,HDMI等都是采用了差分通信技术。
·时钟恢复 CDR(Clock Data Recovery)
简单来讲,CDR技术就是把时钟信号和数据信号打包在一个信号里发送,在接收端再解包,所以没有clock线了,也就没有clock skew了,也不存在时钟与数据的skew了,在上文的计算公式里一下就少了200ps的延迟了,这个于早期的源同步时钟和系统同步时钟相比是一个巨大的进步,CDR技术也称为自同步技术,因为这个技术早期并没有,所以限制了当时串行通信的发展。
·均衡技术(Channel Equalization,Eq)
现实的信号传输通道(芯片封装,PCB走线和线缆)存在趋肤效应和介质不均匀,造成寄生电容和阻抗,导致数据传输在高频时有严重的衰减。
信号在 10^8HZ 开始严重的衰减
在 28Gbps 信号能量衰减 30db,电压幅度只剩 3%
为了应对高频信号的衰减,Serdes技术在接受端和发送端都有通道均衡Equalization,原理是根据信号眼图的衰减频率,在特定频率提高信号的强度,抵消衰减幅额。以下的图我们对比了均衡的前后的眼图。
发送端波形
没开均衡的接受眼图
打开均衡的接收眼图
没开均衡 与 开均衡后
·PCS(Protocol code sublayer)层编解码技术
编码技术将的原始数据插入辅助编码,提供时钟修正、块同步、通道绑定和将带宽划等功能8b/10b编码是最常用的一种,由IBM开发已经被广泛采用。8b/10b编码机制是Infiniband,千兆位以太网, FiberChannel以及XAUI 10G以太网接口采用的编码机制。它是一种数值查找类型的编码机制,可将8位的字转化为10位符号。这些符号可以保证有足够的跳变用于时钟恢复。
连续的0或者1的情况出现,否则容易导致很长时间没有信号跳变而丢失同步信息, 8B/10B编解码电路提高了线路良好的信号稳定性。
针对其他的接口应用,还有4B/5B与64B/66B等编解码技术,大原理是一样的,就是插入辅助编码,提高信号链路的稳定性。
·高速 SerDes 技术和各种接口的关系
随着差分通信,时钟恢复,均衡,编码等几个新技术的实现,串行通信这颗老树又迎来了新的春天,现在最新的Serdes已经达到了112Gbps的传输速率,为数字时代通信的高速应用,如大数据存储,5G通信,云计算,图形游戏AI,自动驾驶,打下了坚实的基础!
→ PMA - Physical media attachment
差分通道,均衡器,串行/解串器
→ PCS - Protocol code sublayer (针对特定的协议如PCIE,USB3.0,SATA等进行编码)
8b/10b编码解码,FIFO
经过以上的分析,大家对这几个技术名称应该有更深一步的认识,在各种我们熟知的高速接口中,PCI Express,USB3.0,XAUI万兆以太网,SATA,DP,RAPID IO,HBM这些高速接口的底层都是基于Serdes技术。
在接口的模型MAC+PCS+PMA的结构,PCS协议层会针对不同的PCIE,USB3.0,XAUI等高速接口,进行差异化编码,PMA层基本保持一样,可以说Serdes技术是接口技术科技数的主干。
四、高速 SerDes 的商用 IP 状况
IP与SoC设计
高速Serdes决定了诸多接口技术的发展,所以各大芯片厂商纷纷推出自己的Serdes技术方案,像Intel,Xilinx,Lattice,TI,NXP,联发科,海思等都推出了成熟的Serdes方案了。
瑞芯微,展锐,全志等在国内IP供应商的帮助下也做出很出色的Serdes接口。
各个芯片厂商对自家的Serdes接口并没有公开技术的来源,或者是自己设计的,或者是获得第三方授权的,我们从IP供应商的方向来看看Serdes IP供应的状况。
在第一梯队的Cadence,Synopsys,Rambus都是美国厂商,最高做到112Gbps的Serdes 多协议Phy。
贸易战的愈演愈烈的今天,关乎中国信息技术的自主安全,所有的中国半导体人都不能置身事外,芯片技术本土化战略已经初现峥嵘,风口上国产化的IP厂商们正在奋起直追这些老牌IP厂商。
笔者最近参加了上海国产IP技术峰会和苏州ICDIA集成电路峰会,仔细学习了各个主题演讲,其中频频出现Serdes的关键词,展现了国产IP厂商在Serdes技术上的努力和突破,在国外第一梯队的包围下硬是杀出一条路,从模仿到自主创新,从本土再到海外,我听的最好的消息是以芯动科技为首的本土IP厂商很快就要突破112Gbps的Serdes技术。
其实刚听到这个消息我还是有些惊讶的,印象中国中本土IP厂商的Serdes方案比较少,集中在5~8Gbps左右,且集中40nm的老工艺。
芯动科技很早就推出了32Gbps Serdes,并且实现了最高5nm的设计实现,这个是国产IP市场上的一个亮点,我在会上特地找芯动的Serdes专家了解一下他们的发展思路。
交谈中获悉,在国外IP占市场优势的情况下,国产IP在追赶国外的先进标准过程中需要持续投入巨大的人力和财力,特别是高速Serdes,工艺尖端的受众客户比较少,从Synopsys和cadence手中抢单无异于虎口夺食,这种情况下,敢于投入正面硬刚的国产IP厂商就比较少了。
芯动科技早在贸易战开打前就已经排兵布局,投入了大量的技术人才和资金迭代技术,在中国启动半导体技术本土化战略时,芯动科技立刻成为国产化IP里最耀眼的新星,这不得不让人佩服芯动科技领导人的眼光和执行力。
五、芯动科技的Serdes IP接口方案和Innolink
IP与SoC设计
芯动成立于2006年,是老牌的IP技术厂商,在多个领域做到全球第一梯队,IP种类涵盖了高性能计算平台,多媒体终端/汽车电子平台,IoT物联网平台等。换而言之,芯动科技进入市场早,技术累积早,IP质量稳定,获得市场的认可,获得盈利后再投入新的技术升级,十多年的技术迭代,脚踏实地拿下最高5nm的设计高地,112Gbps的速度巅峰,这并不是资本市场的新公司靠砸钱就能短时间内堆出来的。
IP技术需要不断的累积,技术迭代,才能更加的稳定,芯动有超过200+次的流片记录,50亿颗授权量产芯片,超过10亿颗的高端定制soc量产,先进工艺到5nm,7nm等。
做过芯片设计的工程师才知道这些数字有多么不易,每次流片前,多少个日日夜夜检查验证,生怕出点什么小差错,花了大几百万美金做出来的芯片成板砖,行业里流片失败的惨案简直不要太多,这个我就不一一列举了,大家自己搜索。
从这个层面上,我理解了大量客户采用芯动IP的原因,芯动的IP有大量的流片验证经验,可以降低风险,加速芯片的流片进度。硅验证的IP是广大的流片的设计工程师的定心丸,特别是先进工艺IP,风险极高,一不小心就流片失败翻车。
我仔细翻看国产IP的厂商Serdes方案,发现芯动科技不仅在速率上,在各种接口标准种类,硅验证覆盖率,等一些重要指标上早已经遥遥领先。
基于Serdes的高速接口包含PCIE5 32Gbps,PCIE4/3/2,USB3.1/3.0,SATA,XAUI,SATA,RapidIO,CXL2.0。
这些高速接口,为5G通信,自动驾驶,人工智能,大数据存储,云计算,高性能图像媒体处理,万物互联等应用,打通了国产信息化高速公路!
其中一个叫Innolink的产品引起了很多技术专家的兴趣,该方案分为片内,板上,板外提供了3套连接方案,如以下的图所示,我做了个归类:
3种连接方案
主要包含 Chiplet die-to-die (D2D), chip-to-chip (C2C), board-to-board (B2B) 和package-to-package (P2P)等多种连接需求,芯动科技布局早,涵盖了广泛的应用,其中D2D的Chiplet技术更是现在摩尔定律延续的新技术,限于篇幅限制,我再另写文章介绍。我理解的是芯动15年来一直在做接口IP,有丰富的技术储备和应用经验,所以在Serdes技术的基础上,开发了这套Innolink连接技术,业界很多专家也对这套IP的量产感兴趣,笔者会保持对芯动的关注。
笔者最新获悉,芯动最近发布了中国首款先进高性能的GPU:风华一号系列。
芯动的GPU应用了Innolink的技术,该GPU分为A卡和B卡,其中的B卡即是2颗GPU芯片连接组合而成的,低延时的扩展算力和带宽给高性能计算,云应用带来无限的想象空间,这种黑科技芯动自己家先用上了,Innolink随着GPU量产背后的意义不言自明,关于GPU的内容太多,笔者将另起篇章。
从IP的目录和量产记录,工艺节点的覆盖上,芯动已经是本土市场遥遥领先了,顺利成章的完成了技术的积累,为Serdes技术的发展打下了基础,实现了技术迭代,获得了国产化风口的新机遇,这是时代给予广大芯片企业的机会,也是芯动能抓住这个风口的原因!
另外芯动的56Gbps Serdes马上也要发布了,最新的112Gbps也已经计划在2022年初流片了,我们期待芯动的高速serdes IP很快应用到各种数字设备中点亮新的通信时代。
结束语
IP与SoC设计
本文浅析了从串口到并口,再发展到高速Serdes技术发展过程,以及现在Serdes的IP厂商现状。在贸易战愈演愈烈的今天,每个半导体人都在深深思考技术自主发展的问题,国家层面上也发起了多项政策支持芯片的本土化发展。
本土的芯片公司和IP厂商一起努力,已经在很多技术节点逐渐的打破封锁,取得的耀眼的成绩,我们每个半导体人都拭目以待芯片的本土化的创新发展!
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