用于高速互联的D2D Serdes接口中的PAM-4 技术（应用篇）
奎芯科技 M SQUARE
前言
回顾上篇，为了应对数据传输率不断升级的需求，例如：在下一代 400 Gb/s以太网系统中，可能需要使用 8 数据信道，每个信道以NRZ 或 PAM-4格式提供至少50Gb/s的数据，因此采用较新的PAM-4结构，相比于NRZ使用相同的带宽实现达两倍的吞吐量，将25Gb/s系统升级到50Gb/s。然而PAM-4结构在电路实现也面临着许多挑战：
摆幅缩小会使信噪比降低，为了优化信噪比，PAM-4的四个信号电平在解码前必须等间距；
多级信号也使时钟和数据恢复电路(CDR)设计复杂化，功耗略大；
PAM-4对于信道损耗补偿的均衡设计也是挑战。
Jri Lee教授于2015年在IEEE 最顶尖的固态电路杂志(JSSC)发表文章，将模拟架构的PAM-4电路结构优化到极致，使其数据传输率达到56Gb/s。下文中奎芯科技将引用Jri Lee教授发表的论文，使读者们能深入了解长达十年的PAM-4架构发展过程中所面临问题及应用。
PAM-4收发器电路架构
如图一所示，最具代表性的56Gb/s PAM-4收发器架构方块，包含左边的PAM-4发送器(TX)以及右边的接受器(RX)。
图一：56 Gb/s PAM-4收发器架构模块
PAM-4发送器架构分析
如图二所示的PAM-4发送器架构中，包括一个用于时钟生成的内置PLL和一个具有3-taps的双路径半速率 FFE，请注意：一般在处理前后游标(Cursor)时，后游标效应通常比前游标效应更严重。PAM-4或NRZ 发送器同步时都需要时钟倍增单元，即锁相环(PLL) ，可能需要延迟锁定环路 (DLL) 或其他等效延迟补偿模块来消除偏差，因为没有信号达到全速率FFE设计可以较为轻松。本架构的FFE tap的数量为4个，以最大限度地减少寄生效应，另外也包含带 FFE 的输出组合器/驱动器，以补偿通道损耗，同时使用可调谐加权组合器来调整电平间距来抵消非线性。
56Gb/s的AM-4发送器原始数据被分成两个28 Gb/s 的序列，并在组合PAM-4之前使用相同的系数预先强化处理，主时钟的设计方式既可以由外部提供，也可以由内部 PLL 生成。在基于SSB(single sideband)混频器的PFD(phase-frequency detector)和次谐波注入锁定技术的帮助下，可调范围为26.9至28.5 GHz，其方均根(RMS)抖动表现约为500 fs；在 Nyquist 频率下，FFE的提升方式，實際上是針對低頻部分去加重(de-emphasis)，最高可调节至9dB，以实现最大提升量。另一个显着影响性能的关键组件是组合器，同时也扮演着输出驱动器的功能。在操作数十GHz的频带时，峰值和信号传输电路必须组合成一个分布式网络，以最大限度地减少偏差、反射，峰值电感器插入在taps之间以吸收栅极和漏极电容，还可以在一定程度上锐化数据转换并减少偏斜的现象，因此峰值电感器通过频带上升和下降过渡变陡来扩展带宽。
然而，PAM-4峰值电感器的制造必须比NRZ应用中的电感器更精确，是因为过冲（欠阻尼）或长尾（过阻尼）响应都会引入ISI并进一步恶化信噪比，当接收到的信号中存在振铃或长尾时，会造成眼图闭合的现象并且信噪比严重下降，在设计过程要特别注意。
图二：发送器详细电路模块
PAM-4接收器架构分析
如图三所示的PAM-4接收器架构分析中，PAM-4接收器的方块电路是由一个前置放大器/均衡器、一个三级限幅器、一个 PAM-4 解码器和一个专用于PAM-4 数据的CDR组成。输入的PAM-4信号在单级线性放大器/均衡器中被放大来保持线性和均衡，单级线性放大器使用可变电阻器和电容器插以提供高频升压，一共有三组代表不同阈值的电压输出，在输出通过三个具有不同偏移量的比较器(Slicer)量化为温度计代码，再由解码器将其转换为两个并行二进制输出。假设线性放大器电平之间的输入数据幅度约为100mV(差分)，在不同控制电压下的频率响应，可以最多提升4.5dB，如图四所示，此结构进一步扩展了带宽，但这种前置放大器不可避免的会受到输出之间共模偏移影响，偏移量将被随后的缓冲区吸收，这些缓冲区都是差分的，输出也通过这些缓冲器得到放大，不同的输出也会有略微不同的响应。
图三：接收器详细电路模块
图四：单级线性放大器/均衡器
为确保通过数据路径有足够的带宽，此处应用了判决反馈均衡器(DFE)。论文中采用1-tap DFE设计在此原型中创建3-5dB补偿，如果需要更大的补偿，可以在未来的设计中使用具有更多tap的DFE，但是需评估对整体效能的影响，最后必须在PAM-4接收器中创建一个高速的解码器将4级信号转换回两个NRZ数据串流。在高速规格下，PAM-4解码器中的LSB速度及信噪比都会受到高规格的要求，该论文提出了一种具有不同极性的差分对扁平结构，但不同的总电流量不可避免地导致输出共模电平偏移，该偏移被后方的高速电流模式逻辑(CML)缓冲器吸收，一个额外的分支流过一半的尾电流用以平衡输出直流电平，并添加峰值组件以扩展带宽。编码的部分使用温度计代码，由于温度计代码从000到111不等，在每个比特上形成一个交替输出。
28Gb/s（MSB和LSB）的最终数据输出由来自CDR的28 GHz时钟重新定时，以进一步清除抖动和或失真，PAM-4系统的CDR电路非常具有挑战性，因为它在数据眼的边缘有多个转换交叉点；相较于NRZ接收器的全速率CDR，由于其超短的比特周期而在高速设计中造成困难。在传统的PAM-4接收器实现中，CDR 设计具有更高的挑战性，是因为PAM-4 信号在过渡中具有三个交叉点，导致瞬时扰动并使基于脉冲的CDR结构中的环路不稳定。应用复杂的逻辑来消除不需要的两个子转换在一定程度上缓解这种情况，但也造成复杂的逻辑电路设计和潜在的高功率。
对于具有零偏移限制器的PAM-4 随机数据序列，在电路设计上特别创建中心交叉的机会为1/4，如图三左方的PAM-4数据眼图，两侧交叉的机会各为1/8，CDR在发生转换时产生一系列脉冲，并将其与来自VCO的时钟混合，因此混频器提供了一个与相位误差成比例的直流电平，并且不需要创建高速脉冲。由于这种CDR的大颗粒度和纯线性操作，它通过其环路带宽平滑地滤除过渡点的扰动，并将时钟边沿留在PAM-4 数据眼图的中心，该设计中包含了具有在锁定时自动关闭操作的频率采集环路，才能达到以更大限度地减少干扰。
资料来源：Jri Lee et al., ‘Design of 56 Gbs NRZ and PAM4 SerDes Transceivers in CMOS Technologies,’ IEEE JSSC, 2015.
总结
Jri Lee教授在2015年发表的具代表性的PAM-4架构论文分析，让我们更加深入了解在接受器使用前置放大器/均衡器来处理输入后，运用不同电平位准与偏移量的比较器来量化电平位准，接着使用判决反馈均衡器(DFE)与PAM-4解码器。而随着科技蓬勃发展，数据传输率不断升级，56Gb/s也将逐渐升级为112Gb/s。2019年的ISSCC会议，Serdes议程中的八篇论文，有三篇涵盖56Gb/s 技术，而有四篇讨论112G/s技术，奎芯科技顶尖研发团队拥有丰富经验及相关专业技术，并应用数字信号处理(DSP)的创新技术来调试和加速开发IP设计流程，克服各种设计挑战，不断前行快速迭代设计IP产品！
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