三星晶圆厂，最新路线图
三星电子公布了其在小于 3 纳米（1 米的十亿分之一）半导体领域获得竞争优势的技术路线图。该公司计划成为世界上第一个实施3D封装技术的公司，垂直堆叠其代工厂生产的Gate-All-Around（GAA）芯片。此举表明该公司决心提供最先进的整体解决方案，从制造生产线到先进的后段处理。
7月4日，在首尔三星洞COEX展厅举办的三星晶圆代工论坛2023上，三星电子代工业务总裁崔时永作为第一位主讲人介绍了这一代工路线图战略。
Choi总裁表示：“我们计划到2025年将GAA工艺制造的芯片的应用扩展到3D封装，”并补充道，“由于精细加工在降低成本和缩小芯片面积方面存在限制，因此我们正在多样化我们的先进后处理技术。” 业界从未尝试过将 GAA 工艺与 3D 封装相结合，这主要是因为这两种工艺的复杂性都很高。
GAA 是一种在制造线上制造超精细器件的预处理技术。它最大化了数据传输路径的面积，同时减小了半导体的尺寸。3D 封装是一种组合技术，可以使不同的芯片像单个半导体一样发挥作用。由于精细电路的实现已达到极限，英特尔和台积电等半导体公司正在激烈竞争以增强这项技术。
三星电子于2020年首次推出7纳米EUV系统半导体的3D堆叠封装技术X-Cube，早于业界第一的台积电。2022年，三星还全球率先将3纳米GAA工艺引入量产线。该公司在半导体业务部门内组建了先进封装（AVP）业务团队，加速下一代半导体后处理的研发（R&D）。到2027年，三星计划如期量产1.4纳米工艺。
今年第一季度，全球晶圆代工市场份额较上一季度略有扩大，台积电为60.1%，三星电子为12.4%。不过，与台积电将FinFET结构应用到3纳米不同，三星电子从3纳米开始就开始应用GAA，并有信心在基于GAA的竞争中在技术上领先。
三星电子还公布了加强国内和国际无晶圆厂生态系统的计划。三星将与国内无晶圆厂产业合作，培育包括AI半导体在内的国内半导体生态系统。三星认为，要发展代工业务，需要一个以无晶圆厂公司为中心的强大半导体生态系统。
三星电子将首先发布新的PDK Prime，它提供半导体开发所需的信息。PDK是指代工公司向无晶圆厂公司提供的制造工艺信息。使用PDK，无晶圆厂公司可以设计与三星代工制造工艺和设备相匹配的半导体。
与以前的版本相比，新的 PDK Prime 包含许多可缩短产品设计时间并提高设计准确性的功能。三星计划从今年下半年开始向 2 纳米和 3 纳米工艺无晶圆厂客户提供 PDK Prime，并打算此后将该服务扩展到 8 英寸和 12 英寸传统工艺。
事实上，韩国无晶圆厂和系统半导体的基础很脆弱。据韩国半导体产业协会统计，韩国系统半导体的全球市场份额仅为3%。无晶圆厂份额略高于 1%。全球排名前10的无晶圆厂公司中，有6家是美国公司，4家来自全球领先代工公司台积电的所在地台湾地区。台湾大大小小的无晶圆厂公司都在与台积电一起创建系统半导体生态系统。
相比之下，据估计，三星代工厂90%以上的客户来自其自己的系统LSI业务、这表明三星代工在韩国的潜在客户很少能与三星电子一起成长。
多家无晶圆厂公司出席了此次活动，展示了与三星电子的合作案例。韩国最大的无晶圆厂公司LX Semicon计划加强与三星电子的代工合作，从8英寸工艺开始，扩展到12英寸工艺。AI 无晶圆厂公司 Rebellions 今年将其 AI 半导体 Atom 商业化，该芯片采用三星代工厂的 5 纳米工艺。DEEPX 还使用三星代工的 5、14 和 28 纳米工艺开发了四种高性能、低功耗的人工智能半导体。
三星电子还宣布了加强本土系统半导体研发生态系统的计划。该公司将于明年扩展其多项目晶圆 (MPW) 服务，该服务是人工智能和高性能计算的关键推动者，采用先进的 4 纳米工艺。MPW 是一项服务，使没有自己的半导体晶圆或晶圆厂的无晶圆厂公司能够设计半导体原型。三星计划今年三度提供4纳米MPW支持，并计划明年将MPW服务总数增加10%以上。
三星2nm计划的更多细节
这不是三星首次披露其2nm的计划，其实针对这个被广泛看好的“大节点”，这家韩国巨头密谋已久，他们在这次代工论坛上也带来了更多的消息。
据semiwiki报道，与英特尔一样，三星自己的芯片也是自己的代工客户，因此他们在2nm上首先生产的是内部产品，而不是外部代工客户。这当然是 IDM 代工厂的优势，可以结合工艺技术开发自己的芯片。三星拥有开发领先内存的额外优势。
报道指出，三星将于 2025 年开始量产用于移动应用的 2nm 工艺，然后于 2026 年扩展到具有背面供电的 HPC，并于 2027 年扩展到汽车领域。与 3nm 工艺 (SF3) 相比，三星的 2nm (SF2) 工艺已显示出性能提升 12%，功率效率提高提升 25%，面积减少 5%。
按照三星的规划，其GAA MBCFET无疑是2nm工艺的最大竞争优势所在，在上个月的时候，他们就公布了公司在3nm GAA MBCFET技术的最新进展，这将给他们的2nm提供参考。
三星表示，与 FinFET 相比，MBCFET 提供了卓越的设计灵活性。晶体管被设计成有不同量的电流流过它们。在使用许多晶体管的半导体中，必须调节电流量，以便在所需的时序和控制逻辑下打开和关闭晶体管，这需要增加或减少沟道的宽度。
而在传统的FinFET结构中，栅极所包裹的鳍片（Fin）的高度是不可调节的，因此为了增加整体沟道宽度，需要水平地增加鳍片的数量。但这种方法只能调节不连续的沟道宽度，因为当栅包围文件的沟道宽度为α时，也只能减小或增大α的倍数。这是一个严重的限制。
另一方面，MBCFET 彼此堆叠在一起，鳍片侧向放置，纳米片的宽度可以调整，以提供比 FinFET 更多的沟道宽度选项，这是一个对整个设计有用的功能，这在模拟 SRAM 中具有显著的优势设计。
”MBCFET 具有这些优势，因为它们的设计允许独立微调晶体管的沟道宽度，以便在 P 型金属氧化物半导体晶体管 (PMOS) 和 N 型金属氧化物半导体晶体管（NMOS）之间找到最佳平衡”，三星强调。
而在MBCFET 通过调整纳米片宽度，为 SRAM 单元设计提供了更大的灵活性。左上图显示了具有六个晶体管的基本 SRAM 位单元。中间图像显示了该位单元的图形设计系统 (GDS) 视图。
在图(a)中，在GAA结构中，NMOS下拉(PD)和传输门(PG)具有相同的沟道宽度，而PMOS上拉(PU)具有较小的沟道宽度。(WPD = WPG > WPU ) 在这种情况下，从右图可以看出，MBCFET 可以比 FinFET 获得更好的裕度。
在图(b)中，当PD和PG之间的沟道宽度变化时，它们是NMOS(W PD > WPG > WPU ），裕度高于（a）。通过根据晶体管的作用和特性调整沟道宽度，实现最佳平衡，并确保裕度。由于 GAA SRAM 位单元比 FinFET 需要更少的功率，并且由于每个晶体管的 GAA 宽度可以独立调整，因此 PPA 和 SRAM 之间的平衡得到改善，从而大大提高了 SRAM 的设计稳定性。
除了晶体管外，背面供电技术也是三星2nm的一个杀手锏。
三星研究员Park Byung-jae表示，在代工市场，技术正在从高 k 金属栅极平面 FET 发展到 FinFET、MBCFET，以及现在的 BSPDN。
据介绍，BSPDN与前端供电网络不同，它主要使用后端；正面将具有逻辑功能，而背面将用于供电或信号路由。据他们在一篇论文中披露，将供电网络等功能移至芯片背面，以解决使用2nm工艺造成的布线拥塞问题。据称，与 FSPDN 相比，BSPDN 的性能提高了 44%，能效提高了 30%。
在公布2nm规划的同时，三星强调，公司的1.4nm工艺预计于 2027 年实现量产。与此同时，三星代工厂继续致力于投资和建设产能，在韩国平泽和德克萨斯州泰勒增设新生产线。目前的扩张计划将使公司的洁净室产能到 2027 年比 2021 年增加 7.3 倍。
3D，重塑晶圆世界
世界不是平的，晶圆代工行业也是如此。对性能的需求不断变化，竞争格局也在持续改变，这是一个因创新而繁荣的多维市场。尽管晶圆代工行业经历了天翻地覆的变化，芯片设计基本上仍然拘泥于传统的平面架构。
不过，平面架构是否真能释放理想的性能？
Samsung Foundry 却并不认为这就是终点，因此打造出了 3D IC，这种立方体式的解决方案提供更高水平的性能，超越了传统的性能尺度。3D IC 这种多层基础架构是我们从二维芯片转向三维立体芯片转型的关键，它实现了存储和性能的结合，让“延续摩尔定律”的未来成为现实。
改变形态，改变未来
在圣何塞举行的 2022 年三星SAFE论坛上，当Samsung Foundry设计技术团队负责人Sangyun Kim迈上讲台发表主题演讲时，他向半导体行业传递了一条熟悉的讯息。
他说：“计算需求在快速增加。”并且工艺升级本身不足以赶上需求的增长步伐。他的团队需要确保客户跑赢这些快速的变化，这也是Cube（立体）技术诞生背后的主要推手。
3D IC Cube技术将芯片堆叠为一个立体的结构，将多种解决方案的性能集成到一个统一的单元中。堆叠后芯片之间的通信速度更快，因为与一维平面芯片设计相比，交换信息时信息的传递距离更短。节省空间和成本也是这种方案的优点之一。
不过也许更重要的是，它改进了对所谓“异构集成”的应用，即在单个堆栈中综合多个互补的芯片，从而综合利用各自的优点。
“例如，顶部裸片可能是用于实现高性能的3GAA。底部裸片可能是SF4，甚至传统节点的芯片，用于节省成本或进行 IP 复用”，Kim介绍说。
通过在小空间容纳更多的功能，3D IC解决方案扩展了摩尔定律的翻倍能力，这在平面芯片时代是不可想象的。
而正如预期的那样，在平面芯片中创建立体设计带来了新的晶圆代工挑战。
3D设计的挑战
3D IC解决方案只能利用先进的晶圆代工工艺来实现，没有硅通孔(TSV)技术，立体解决方案根本无法实现。
这种技术让晶圆之间的连接更快速、更高效。在立体结构中，TSV用于为顶部裸片构建PDN，同时对于顶部和底部裸片之间的信号传输也至关重要，从而提供客户需要的超快连接。使用TSV技术需要克服多方面的挑战。除此之外，我们需要提供一个电量传输网络，以通过这些TSV和Ubump来支持3D IC堆栈，同时还必须满足IR和电磁辐射（EM）要求。
在同一裸片中支持中间层TSV和最后一层TSV，是我们找到的低电阻电量传输解决方案。我们还支持多种类型的TSV捆绑，以进一步减少高性能应用的IR/EM风险。此外，我们通过应力模拟和硅验证减少了TSV及其排除区城浪费，从而可以将某些器件放置到排除区城中，减少面积浪费。最后，我们开发了一种更倾向宏观整体的平面摆放指南，以让我们的设计流程具有TSV意识。
基于Ubump键合技术是3D IC工艺的另一关键技术。Samsung Foundry的Ubump键合技术经过了各种解决方案的测试，并已获准量产，让3D IC能够以低成本在各种设备中实现。这让客户可以利用这些基本的技术以及 PDK、DK、IP、DM设计基础设施，轻松开始设计3D IC。
一个设计问题
不过在实施3D IC解决方案时，存在另一个平面芯片不会出现的问题：功能模组是该放在顶部还是底部？
为帮助客户解答这一问题，我们与 EDA 合作伙伴联合开发了一种分区方法论，以在早期设计阶段使用。借助这些方法论，每个DOE都可以进行电压降（IR）分析，并让设计师可以选择适合其用途的候选方案。其优势是多方面的：通过从适合的候选分区方案开始3D IC设计，相较传统方法，可缩短交付周期。
尽管立体设计存在多方面的挑战，我们只需在传统2D设计工作流程的基础上增加几个额外的步骤，即可创建 3D 设计。其中大部分额外的步骤都在于TSV的放置，此外顶部和底部裸片之间的 Ubump对齐也需要单独的步骤。
为确保性能达到并超越标准，我们高度重视测试。我们首先对顶部和底部裸片进行单独测试，然后对整个3D结构进行IEEE标准1838测试，以确保理想的裸片堆叠。
“由于这种解决方案为键合前和键合后测试提供了基本的3D测试架构，它不仅让我们有机会提高堆叠裸片模式的效率，同时也有利于保证质量”，Kim向参加三星SAFE论坛的观众解释道。如果测试结果显示存在预料之外的缺陷，三星的智能通道修复解决方案可进行必要的修改来提高良率。
减少关口以改进签收时序
签收挑战是3D IC架构的天然结果——这是指不同的签收关口可能缺乏控制。这是在每个芯片上使用不同的技术进行制造的副作用。为解决这一问题，三星开发了一种称为减少关口的新方法学，这种方法在时序签收中使用主导关口，而不是全部的组合。
而对于IR/EM签收，三星面临了一种完全不同的挑战。由于裸片通过TSV供电，后者在现有的 2D 设计中是不存在的，每个裸片的电压降（IR）/ 电迁移（EM）可能会相互影响。为解决这一问题，我们同时分析了多芯片的 IR/EM。
携手重塑性能
紧密合作是半导体创新的重要推动力量，许多解决方案都是我们与EDA生态系统合作伙伴共同努力的直接结晶。
“当然，克服新的技术挑战只是我们与EDA合作的内容之一”，Kim提醒观众。Samsung Foundry与四家主要的EDA携手，成功开发了从合成到签核的3D IC设计工作流程，这一成功的实现与专注于创造更优工作流程的SAFE EDA合作伙伴的帮助不可分割。
无论是哪种技术，变革都来自于客户的需求。对多芯片堆叠技术的需求与日俱增，催生出2.5D和3D解决方案，打开了新的性能和能效维度。而要满足这些需求，并没有一招鲜吃遍天的方法。这需要我们走出平面思维的局限，在全新的维度中探索。就如人类摆脱地球是平的这一认识，Samsung Foundry不断突破自我，以重塑其产品和行业，努力为客户提供更高层次的创新。
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