半导体蚀刻设备行业深度研究：国产刻蚀机未来可期

（报告出品方：财通证券）

1. 刻蚀是集成电路制造关键环节，复杂工艺构筑行业壁垒

　　1.1. 刻蚀是雕刻芯片的精准手术刀

　　集成电路（integrated circuit）是采用多种工艺，把一个电路中所需的晶体管、电 阻、电容和电感等元件及布线互连一起，制作在一小块或几小块半导体晶片或介 质基片上，然后封装在一个管壳内，实现所需电路功能的微型结构。现代集成电 路按功能划分，主要可以分为存储器，处理器，逻辑 IC，模拟 IC 四大类。

　　完整的集成电路的制造过程通常分为前道晶圆制造（Front-End）与后道封装（BackEnd）两个部分。传统封装（后道）测试工艺可以大致分为背面减薄、晶圆切割、贴片、引线键合、 模塑、电镀、切筋成型和终测等 8 个主要步骤。与前道晶圆制造相比，后道封装 相对简单，对工艺环境、设备和材料的要求较低。前道晶圆制造的复杂程度要远 超后道封装，主要涉及光刻，刻蚀，薄膜沉积，显影涂胶，清洗，掺杂氧化扩散， 量测等工艺。其中刻蚀与光刻及薄膜沉积一起，并列为晶圆制造最重要的三大工 艺之一。

　　集成电路的构造并非简单的平面图形，而是一层层构造叠加起的立体结构。其中， 刻蚀作为核心工艺之一的作用，是通过物理及化学的方法，在晶圆表面的衬底及 其他材料上，雕刻出集成电路所需的立体微观结构，将前道掩模上的图形转移到 晶圆表面。在刻蚀新形成的结构上，可以进行𝑆𝑖𝑂2、SiN 介质薄膜沉积或金属 Al， Cu，W 薄膜沉积，也可以进行多重曝光或下一刻蚀步骤，最终在各个层形成正确 图形，并使得不同层级之间适当连通，形成完整的集成电路。

　　刻蚀设备的重要性不断升高。这是由于光刻设备受到光源波长（DUV 的 193nm 或 EUV 的 13.5nm）的限制，分辨率有一定极限；当晶体管微缩到一定尺寸之后，单 纯依靠光刻机的精确度推进工艺进步已经非常困难。刻蚀步骤的设备，工艺，核 心零部件的行业壁垒很高。这主要是因为：（1）刻蚀作为图形转移的关键步骤， 其所需要雕刻出的结构形态各异；（2）刻蚀步骤需要在不同的材质表面进行，其 所涉及的工艺方法相差较大；（3）刻蚀作为主要步骤，占用了大量工艺时间和厂 房空间，其生产效率和良率，对产线的效率影响很大；（4）刻蚀步骤需要射频源， 气路，电极，冷热源，真空等多个子系统的精确流畅配合，这需要大量的工艺数 据积累。

　　集成电路 2D 存储器件的线宽已接近物理极限。NAND 闪存已进入 3D 时代，目前 128 层 3D NAND 闪存已进入量产阶段，196 层和 200 层以上的闪存芯片正逐步放 量。3D NAND 制造工艺中，增加集成度的方法不再是缩小单层的线宽，而是增加 堆叠的层数。逻辑与 DRAM 集成电路也已遇到物理因素限制，3D 化设计雏形开始 浮现。3D 化集成电路对刻蚀设备提出了更高的要求。

　　1.2. 刻蚀方法从湿法到干法的演变

　　80 年代以后，随着集成电路制程的升级，及芯片结构尺寸的不断缩小，湿法刻蚀 在线宽控制，刻蚀方向性方面的局限性渐渐显现，并逐步被干法刻蚀取代。湿法 刻蚀目前多用于回刻蚀，特殊材料层的去除，残留物的清洗。

　　1.2.1. 湿法刻蚀的技术应用

　　湿法刻蚀是较为原始的刻蚀技术，利用溶液与薄膜的化学反应去除薄膜未被保护 掩模覆盖的部分，从而达到刻蚀的目的。其反应产物必须是气体或可溶于刻蚀剂 的物质，否则会出现反应物沉淀的问题，影响刻蚀的正常进行。通常，使用湿法 刻蚀处理的材料包括硅，铝和二氧化硅等。

　　1）硅的湿法刻蚀

　　一般采用强氧化剂对硅进行氧化，然后利用氢氟酸与二氧化硅反应，去除掉二氧 化硅，达到刻蚀硅的目的。最常用的刻蚀溶剂是硝酸与氢氟酸和水的混合液。此 外，也可以使用含 KOH 的溶液进行刻蚀。

　　2）二氧化硅的湿法刻蚀

　　二氧化硅的湿法刻蚀可以使用氢氟酸（HF）作为刻蚀剂，但是在反应过程中会不 断消耗氢氟酸，从而导致反应速率逐渐降低。为了避免这种现象的发生，通常在 刻蚀溶液中加入氟化铵作为缓冲剂，形成的刻蚀溶液称为 BHF。氟化铵通过分解 反应产生氢氟酸，维持氢氟酸的恒定浓度。

　　3）氮化硅的湿法刻蚀

　　氮化硅是一种化学性质比较稳定的材料，它在半导体制造中的作用，主要是作为 遮盖层，以及完成主要流程后的保护层。湿法刻蚀大多用于整层氮化硅的去除， 对于小面积刻蚀，通常选择干法刻蚀。

　　4）铝的湿法刻蚀

　　集成电路中，大多数电极引线都由铝或铝合金制成。铝刻蚀的方法很多，生产上 常用加热的磷酸，硝酸，醋酸以及水的混合溶液。硝酸的作用主要是提高刻蚀速 率，醋酸用来提高刻蚀均匀性的。

　　1.2.2. 干法刻蚀技术的运用

　　随着集成电路的发展，湿法刻蚀呈现出以下局限：不能运用 3 微米以下的图形；湿法刻蚀为各向同性，容易导致刻蚀图形变形；液体化学品潜在的毒性和污染；需要额外的冲洗和干燥步骤等。

　　干法刻蚀技术的出现解决了湿法刻蚀面临的难题。干法刻蚀使用气体作为主要刻 蚀材料，不需要液体化学品冲洗。干法刻蚀主要分为等离子刻蚀，离子溅射刻蚀， 反应离子刻蚀三种，运用在不同的工艺步骤中。1） 等离子体刻蚀是将刻蚀气体电离，产生带电离子，分子，电子以及化学活性很 强的原子（分子）团，然后原子（分子）团会与待刻蚀材料反应，生成具有挥 发性的物质，并被真空设备抽气排出。

　　根据产生等离子体方法的不同，干法刻蚀主要分为电容性等离子体刻蚀和电感性 等离子体刻蚀。电容性等离子体刻蚀主要处理较硬的介质材料，刻蚀高深宽比的 通孔，接触孔，沟道等微观结构。电感性等离子体刻蚀，主要处理较软和较薄的 材料。这两种刻蚀设备涵盖了主要的刻蚀应用。

　　2） 反应离子刻蚀（Reactive Ion Etching RIE）通过活性离子对衬底进行物理 轰击，同时进行化学反应。它综合溅射刻蚀和等离子刻蚀，同时兼有各向异性 和选择性好的优点。先用离子轰击将刻蚀材料表面，将原子键破坏使化学反应 增强，再将沉积于被刻蚀物表面的产物打掉。

　　3） 离子束溅射刻蚀又称离子束刻蚀或离子铣。与主要依赖化学反应的等离子体 刻蚀系统不同，离子束刻蚀是一个物理工艺。晶圆在真空反应室内被置于固定器上，向反应室导入氩气流；氩气受到从一对阴阳极来的高能电子束流的影 响，氩原子被离子化，变为带正电荷的高能状态，被吸向固定器。当氩原子向 晶圆固定器移动时，它们会加速冲击暴露的晶圆层，并将晶圆表面轰击掉一小 部分。

　　1.3. 硅、金属、介质，CCP 与 ICP，多种刻蚀工艺互相配合

　　金属刻蚀主要用于金属互连线铝合金刻蚀，制作钨塞；介质刻蚀主要用于制作接 触孔，通孔，凹槽；硅刻蚀主要用于制作栅极和器件隔离沟槽。介质刻蚀一般为 电容耦合等离子体刻蚀机；硅，金属刻蚀一般为电感耦合等离子体刻蚀机。

　　1.3.1. CCP 刻蚀与 ICP 刻蚀的区别

　　1）电容耦合等离子体(Capacitively Coupled Plasma)刻蚀

　　电容耦合等离子体刻蚀（CCP）是通过匹配器和隔直电容把射频电压加到两块平行 平板电极上进行放电而生成的，两个电极和等离子体构成一个等效电容器。这种 放电是靠欧姆加热和鞘层加热机制来维持的。由于射频电压的引入，将在两电极 附近形成一个电容性鞘层，而且鞘层的边界是快速振荡的。当电子运动到鞘层边 界时，将被这种快速移动的鞘层反射而获得能量。电容耦合等离子体刻蚀常用于 刻蚀电介质等化学键能较大的材料，刻蚀速率较慢。

　　2）电感耦合等离子体 ICP(Inductively Coupled Plasma)刻蚀

　　电感耦合等离子体刻蚀(ICP)的原理，是交流电流通过线圈产生诱导磁场，诱导磁 场产生诱导电场，反应腔中的电子在诱导电场中加速产生等离子体。通过这种方 式产生的离子化率高，但是离子团均一性差，常用于刻蚀硅，金属等化学键能较 小的材料。电感耦合等离子体刻蚀设备可以做到电场在水平和垂直方向上的独立 控制，可以做到真正意义上的 De-couple，独立控制 plasma 密度以及轰击能量。

　　1.3.2. 单晶硅刻蚀

　　单晶硅刻蚀用于形成浅沟槽（STI），电容器的深沟槽。单晶硅刻蚀包括两个工艺 过程:突破过程和主刻蚀过程，突破过程使用 SiF4 和 NF 气体，通过强离子轰击和 氟元素化学作用移除单晶硅表面的氧化层；主刻蚀则一般采用溴化氢（HBr） 为 主要刻蚀剂，溴化氢在等离子体中分解释放溴元素自由基,这些自由基和硅反应形 成具有挥发性的四溴化硅（SiBr4）。单晶硅刻蚀通常采用电感耦合等离子体刻蚀 的刻蚀机。

　　1.3.3. 多晶硅刻蚀

　　多晶硅刻蚀是最重要的刻蚀工艺之一,因为它决定了晶体管的栅极，而对栅极尺寸 的控制很大程度上决定了集成电路的性能。多晶硅的刻蚀要有很好的选择比。通 常选用卤素气体，氯气可实现各向异性刻蚀并且有很好的选择比（可达到 10:1）；溴基气体可得到 100:1 的选择比；HBr 与氯气，氧气的混合气体，则可以提高刻 蚀速率。而且卤素气体与硅的反应产物沉积在侧墙上，可起到保护作用。多晶硅 刻蚀通常采用电感耦合等离子体刻蚀的刻蚀机。

　　1.3.4. 金属刻蚀

　　金属刻蚀主要是互连线及多层金属布线的刻蚀，刻蚀的要求是：高刻蚀速率（大 于 1000nm/min）；高选择比，对掩盖层大于 4:1，对层间介质大于 20:1；高的刻蚀 均匀性；关键尺寸控制好；无等离子体损伤；残留污染物少；不会腐蚀金属等。金属刻蚀通常采用电感耦合等离子体刻蚀的刻蚀机。

　　1） 铝的刻蚀

　　铝是半导体制备中最主要的导线材料，具有电阻低，易于沉积和刻蚀的优点。刻 蚀铝，是利用氯化物气体所产生的等离子体完成的。铝和氯反应产生具有挥发性 的三氯化铝（AlCl3），随着腔内气体被抽干。一般情况下，铝的刻蚀温度比室温 稍高（例如 70℃），AlCl3 的挥发性更佳，可以减少残留物。除了氯气外，铝刻蚀 常将卤化物加入，如 SiCl4，BCl3，BBr3，CCl4，CHF3 等，主要是为了去除铝表 面的氧化层，保证刻蚀的正常进行。

　　2） 钨的刻蚀

　　在多层金属结构中，钨是用于孔填充的主要金属，其他的还有钛，钼等。可以用 氟基或氯基气体来刻蚀金属钨，但是氟基气体（SiF6，CF4）对氧化硅的选择比较 差，而氯基气体（CCl4）则有好的选择比。通常在反应气体中加入氮气来获得高 的刻蚀胶选择比，加入氧气来减少碳的沉积。用氯基气体刻蚀钨可实现各向异性 刻蚀和高选择比。干法刻蚀钨使用的气体主要是 SF6，Ar 及 O2，其中，SF6 在等 离子体中可被分解，以提供氟原子和钨进行化学反应产生氟化物。

　　3） 氮化钛刻蚀

　　氮化钛硬掩膜取代传统的氮化硅或氧化层掩膜，用于双大马士革刻蚀工艺。传统 掩膜和低 k 介电层之间的选择比不高，会导致在刻蚀完成后出现低 k 介电层顶部 圆弧状轮廓以及沟槽宽度扩大，沉积形成的金属线之间的间距过小，容易发生桥 接漏电或直接击穿。氮化钛刻蚀通常运用于硬掩膜开孔的过程中，主要反应产物 为 TiCl4。

　　1.3.5. 介质刻蚀

　　介质刻蚀以二氧化硅，氮化硅等电介质为主要刻蚀对象,被广泛应用在芯片制造中。电介质刻蚀主要用于形成接触孔和通道孔，用以连接不同的电路层级。此外，介 质刻蚀覆盖的工艺步骤还有硬式遮蔽层刻蚀和焊接垫刻蚀（部分）。介质刻蚀通常 采用电容耦合等离子体刻蚀原理的刻蚀机。

　　1）二氧化硅膜的等离子刻蚀

　　二氧化硅膜的刻蚀通常采用含有氟化碳的刻蚀气体，如 CF4，CHF3，C2F6，SF6 和 C3F8 等。刻蚀气体中所含的碳可以与氧化层中的氧产生副产物 CO 及 CO2，从而去 除氧化层中的氧。CF4 是最常用的刻蚀气体，当 CF4 与高能量电子碰撞时，就会 产生各种离子，原子团，原子和游离基。氟游离基可以与 SiO2 和 Si 发生化学反 应，生成具有挥发性的四氟化硅（SiF4）。

　　2） 氮化硅膜的等离子刻蚀

　　氮化硅膜的刻蚀可以使用 CF4 或 CF4 混合气体（加 O2，SF6 和 NF3）进行等离子 体刻蚀。针对 Si3N4 膜，使用 CF4—O2 等离子体或其他含有 F 原子的气体等离子 体进行刻蚀时，对氮化硅的刻蚀速率可达到 1200Å/min，刻蚀选择比可高达 20:1， 主要产物为具有挥发性，方便被抽走的四氟化硅（SiF4）。

　　1.4. 刻蚀工艺指标复杂，难度大行业壁垒高

　　刻蚀是光刻之外最重要的集成电路制造步骤，存在多项关键工艺指标，对芯片良 品率和产能影响很大。刻蚀设备想要达成相关的工艺指标，则需要长期的实验和 跑片来积累经验和 knowhow，并不断调试设备各个子系统的相应参数设置。因此， 刻蚀设备行业存在较高的壁垒。1） 刻蚀速率即在刻蚀过程中去除硅片表面材料的速度，实际生产中为了提高产 量，需要提高刻蚀速率。在采用单片工艺的设备中，它是一个非常重要的参数。2） 刻蚀剖面指的是被刻蚀图形的侧壁形状，有两种基本的刻蚀剖面，分别是各向 同性和各向异性。各向同性的刻蚀剖面是在所有方向上（横向和纵向）以相同 的刻蚀速率进行刻蚀。3） 刻蚀偏差 刻蚀偏差是指刻蚀之后线宽或关键尺寸的变化。

　　4） 选择比 选择比指在同一刻蚀条件下两种不同材料刻蚀速率快慢之比，具有高 选择比的刻蚀工艺不会刻蚀其下一层的材料，并且也不会刻蚀起保护作用的 光刻胶。在最先进的工艺中，为了确保关键尺寸和剖面结构，高选择比是必要 的。尺寸越小，对选择比的要求就越高。如下图，SiO2 为想要刻蚀物质，光 刻胶为避免刻蚀物质，高选择比意味着刻蚀尽量多的 SiO2，以及尽量少的光 刻胶。

　　5） 均匀性是衡量刻蚀工艺在单个硅片上，或不同硅片间刻蚀能力的参数。均匀性 与选择比有着密切的关系，因为非均匀性刻蚀会产生额外的过刻蚀。刻蚀速率 在小窗口图形中较慢，甚至在具有高深宽比的小尺寸图形上，刻蚀会完全停 止，这一现象被称为深宽比相关刻蚀（ARDE），也被称为微负载效应。为了提 高均匀性，必须把硅片表面的 ARDE 效应减至最小。

　　其他指标 残留物，聚合物，等离子体诱导损伤以及颗粒沾污，反应腔开机时间等 等，也是实际生产中刻蚀设备需要满足的关键技术参数。

2. 扩产叠加技术迭代，刻蚀设备销量份额双攀升

　　2.1. 全球扩产拉动设备需求,刻蚀设备市场将达 242 亿美元

　　集成电路制造所需要半导体设备种类繁多，刻蚀机是核心设备之一。2020 年起，受疫情导致电子产品需求增加，新能源车渗透率提升，恐慌性囤货等 事件的影响，全球半导体市场步入景气周期。据 IC Insights 统计 2020-2022 年 年全球半导体市场规模，预计将从 4926 亿美元增长到 6548 亿美元。受半导体产 品需求激增的驱动，晶圆厂积极扩充产能，2020 年到 2022 年的资本开支依次为 1131 亿美元，1531 亿美元，1854 亿美元（预估）。设备采购支出占据晶圆厂资本 开支的绝大多数。旺盛的下游需求，大幅拉升了刻蚀设备等半导体设备的市场规 模。

　　2.2. 5nm 逻辑芯片制造刻蚀步骤攀升至 160 次

　　在摩尔定律的推动下，晶体管集成度大幅提高，对应的集成电路线宽不断缩小， 这直接导致集成电路制造工序愈为复杂。根据 SEMI 统计，20 纳米工艺所需工序 约为 1,000 道，而 10 纳米工艺和 7 纳米工艺所需工序已超过 1,400 道。尤其当线 宽向 10，7，5 纳米甚至更小的方向升级，需要采用多重模板工艺，重复多次薄膜 沉积和刻蚀工序以实现更小的线宽，这使得刻蚀次数显著增加。据 SEMI 统计，20 纳米工艺需要的刻蚀步骤约为 50 次，而 10 纳米工艺和 7 纳米工艺所需刻蚀步骤 则超过 100 次。逻辑制程中的刻蚀步骤数量的大幅增加，意味着刻蚀设备的市场 需求数量持续增长。

　　在逻辑电路的前段工艺（FEOL）中，涉及的刻蚀步骤包括隔离槽刻蚀，侧墙刻蚀， 多晶硅栅极刻蚀等；在后段工艺（BEOL）中，则主要涉及通孔刻蚀，沟槽刻蚀， 金属线刻蚀等工艺。逻辑芯片涉及多种材料的刻蚀，其中：单晶硅刻蚀用于形成 浅沟槽隔离，多晶硅刻蚀用于栅极和局部连线，介质刻蚀主要用于接触孔刻蚀， 通孔刻蚀，沟槽刻蚀，侧墙刻蚀。

　　多晶硅栅极制造是集成电路生产的核心步骤，对刻蚀要求高，因此要求设备具有 高选择比，高各向异性，高控制精度的特性。此外，由于多晶硅栅，浅槽隔离等 尺寸极小，故精度要求极高，选择比要达到 150：1 左右。同时小尺寸带来深宽比 增大，硅刻蚀在 14nm 以下的深宽比会达到约 30:1 及以上，刻蚀难度加大。

　　新型 FinFET 架构的采用，也提升了刻蚀的重要性。FinFET 称为鳍式场效应晶体 管，在该结构中，闸极设计成类似鱼鳍的叉状 3D 结构。其相对于平面结构具有众 多优势：（1）更好的沟道控制能力；（2）更低的漏电流；（3）更低的阈值电压；（4）大幅缩减闸长。

　　在 2D 构造 MOSFET 中，“闸极长度”大约 10nm，是左右构造中最细小，最难制作 的。当闸极长度缩小到 20nm 以下时，会产生“短沟道效应”：源极和漏极的距离 过近，闸极下方的氧化层愈来愈薄，电子可能发生“漏电”现象。FinFET 结构取 代老式的 MOSFET 后，凭借自身优异特性成功解决了这一问题，自 2013 年起，逐 步成为市场主流。

　　FinFET 结构的刻蚀步骤和难度相比传统结构都有所增加。对于 FinFET 上部互连 层制造，随着电路密度加大，互连结构日益复杂，增加了刻蚀步骤；同时复杂的 互连层带来的损耗逐渐增多，也刻蚀设备的工艺良率提出了更高的要求。

　　多重图形和多重曝光的重复次数一般为 2-4 次，以最基础的双重曝光和双重图形 为例进行说明：双重曝光技术（LELE）是在同一晶圆上，依照顺序，依次进行光刻-刻蚀-光刻-刻 蚀工艺，使得图形密度提高一倍。其主要步骤为：光刻 1：将第一层图形暴露在掩 膜版上。刻蚀 1：将第一层图形刻蚀到掩膜版上。光刻 2：曝光第二层图形,加倍 图案密度。蚀刻 2：将最终的双密度图案刻在硅片上。原来一层光刻图形被拆分到 两个或多个掩膜上，实现了图像密度的叠加。自对准多重图形化(SADP)是一种替代传统 LELE 方法的双重图形化工艺。通过侧 墙自对准工艺的双重图形化技术方案：即通过一次光刻和刻蚀工艺形成轴心图形， 然后在侧壁通过原子层淀积和刻蚀工艺形成侧墙图形，去除轴心层（即牺牲层）， 形成了图形尺寸减半的侧墙硬掩模图形。

　　SADP 技术增加了刻蚀次数和刻蚀难度，推动了刻蚀设备的发展。一方面，由于 SADP 过程涉及多层掩模的刻蚀，因此需要匹配多条刻蚀产线，增加了刻蚀次数。另一 方面，该技术的主要难度在于：（1）选择比问题：重复次数增加的 SADP 技术会需 要更多层侧墙和掩模，使得刻蚀的工艺更加复杂；为保证图形转移的准确性，对 于不同的层级物质，间隔物，下层材料等，刻蚀选择比方面也具有更高的要求（2） 侧墙形貌的控制：侧墙形貌是图形转移的关键掩模，刻蚀难度也随侧墙层数的增 多而增大。

　　2.3. 存储器制造对刻蚀设备依赖加深

　　集成电路的发展除了不断缩小线宽外，其器件结构也趋于复杂，逐步向多层化发 展。例如内存 DRAM 主要朝缩小尺寸进展，并引入凹栅，埋入式字线等 3D 结构。而 NAND 闪存已全面进入 3D 时代，通过增大堆叠的层数，3D NAND 的层级也从 64 层，128 层，向 192 层及 200 层以上发展。

　　2.3.1. DRAM 结构微缩与多层化并举

　　DRAM 存储器的存储单元核心结构，可分为深槽电容和晶体管两个部分。DRAM 晶体 管的微缩进展大部分与逻辑制程类似，对于自对准多重图形和多重曝光依赖逐步 加深，需要更多更先进的刻蚀机设备；而电容槽的刻蚀则是 DRAM 迭代过程中的主 要技术难点。按照电容槽位置的不同，DRAM 可分为沟槽式 DRAM 和堆叠式 DRAM。1）沟槽式 DRAM：先在硅上刻蚀出电容沟槽，然后在沟槽中沉积出介电层以形成电 容，栅极在电容上方。这种构造的 DRAM 目前应用领域较少。2）堆叠式 DRAM：存储单元在栅极之上形成，主要用于制造独立式的高密度 DRAM。电容结构的刻蚀形成，主要依赖具备高深刻宽比功能的介质刻蚀机和单晶硅刻蚀 机。目前，绝大多数 DRAM 采用堆叠式结构。

　　电容槽刻蚀的精确度，直接关系到后续的电介质材料沉积工艺。随着 DRAM 制程从 2Y 朝 1X,1Y,1Z 发展，每个 DRAM 单元所占的宽度不断缩小，其内部的电容槽深宽 比随之不断提高；高深宽比的电容槽刻蚀难度高，形成速率较慢，所需要的刻蚀 设备数量不断上升。

　　除了微缩之外，DRAM 也采用了包括埋入式字线和凹栅在内的新技术，进一步缩小 单位存储单元所占体积，这对刻蚀设备提出了新的要求。埋入式字线和凹栅的主 要构造，分布在单晶硅衬底上；雕刻其所需的单晶硅刻蚀工艺，需要更好地控制 关键尺寸，深度和轮廓；也需要实现对单晶硅和 STI 位置氧化硅几乎相同的蚀刻 率。

　　2.3.2. NAND 制造刻蚀设备开支远超光刻

　　NAND 存储器的主要向多层3D 化方向发展，这是由于电路线宽缩小到一定程度后， 漏电现象严重；对于非易失性存储器 NAND 来讲，这种漏电是不可接受的。3D NAND 的核心结构包括层与层之间的沟道通孔(channel hole)，接触孔（contact hole）， 每层的台阶（staircase），侧面的狭缝（slit）等。随着叠堆层数增多，以上微 观结构的数量不断上升，刻蚀所面临的技术难度也不断提高。相比于 DRAM 存储 器，3D NAND 中涉及到的孔刻蚀工艺步骤数量更多，刻蚀难度更大，故需要大量 更先进的刻蚀设备。除此之外，3D NAND 中台阶结构和狭缝结构的形成，也需要 大量的先进刻蚀设备。

　　3D NAND 对刻蚀设备的大量需求，使 NAND 存储器扩产所需的资本开支中，刻蚀设 备的支出占比明显提高。据东京电子估计，刻蚀设备的开支占比由 2D 存储器中的 不到 15%，上升到 3D 存储器中的大于 50%。我们预计随着 3D NAND 朝 200 层以上 叠堆，刻蚀设备的资本开支占比还会有所上升。

　　依据东京电子公司的统计，从 2015 年到 2019 年，随着闪存结构逐步从 2D 过渡 3D，NAND 制造所需的刻蚀设备，占全半导体产业所需刻蚀设备的比例不断上升。截至到 2019 年，NAND 制造所用的刻蚀设备规模，已超越 DRAM 和逻辑领域。随着 3D NAND 的构造继续朝着更高层级迈进，叠加全社会对海量数据存储的需求，我 们预计 NAND 刻蚀设备占全半导体制造行业刻蚀设备的比例，还将进一步上升。

3. 刻蚀设备零件种类复杂，美日欧掌控高价值部件

　　依据中微公司 2021 年年报公布的数据，刻蚀设备毛利率达到 44.32%，半导体设 备产品的成本中，直接材料占 88.38%；专注于刻蚀机的泛林集团最新一季毛利率 46%。综合以上数据，取毛利率为 45%估计，可推算出全球刻蚀设备零部件市场规 模为 241.8（刻蚀设备销售金额）*45%*88.38%，约为 96 亿美元。

　　3.1. 刻蚀设备的主体结构

　　主流刻蚀设备的结构，可以分为主体和附属设备两大部分。其中刻蚀设备主体包 括 EFEM（设备前端），TM（传输模块），PM（工艺模块），三大模块。EFEM 模块主 要负责将晶圆从半导体厂内的各种搬运设备中（包括晶圆装载车，搬运机器人， 天车），装载到刻蚀设备中；TM 模块主要负责晶圆在刻蚀设备内部的传送；PM 是 实际对晶圆进行刻蚀处理，发生相关物理化学反应的模块。附属设备的功能则是 为以上三个模块提供保障支持,布局相对独立于机台主体。

　　随着集成电路制造对单个刻蚀设备产能需求的提升，单个刻蚀机的反应腔数量呈 现出由少到多的趋势。以东京电子的刻蚀机台变化为例，东京电子于 1990 年代首 次推出一个平台搭配多个反应腔的机台 Unity 系列，2000 年代推出全世界首种具 有平行腔室结构的机台 Telius，2010 年代则陆续推出具有 6 腔/8 腔的的 Tactras 机 台。而东京电子最新推出的 Episode 系列机台能挂载最多 12 个腔，大大提升了刻 蚀设备的空间利用效率，为晶圆厂预留出更多的扩产空间。

　　挂载多个刻蚀反应腔的刻蚀设备，对于晶圆厂的产能提升至关重要；因为单个机 台的腔室数量越多，单个腔室平均所占的空间越少。晶圆厂净化厂房的维护需要 大量成本，降低单个设备所占空间，能有效提升单位面积净化厂房的晶圆产能， 降低分摊到单个晶圆上的厂房折旧，维护成本。反应速率较慢，单位时间晶圆产出即 WPH（wafer per hour）较低的刻蚀设备（介质刻蚀设备为主），更倾向于采 用超多腔结构。然而 PM 腔室数量增多后，会对 EFEM 前端模块，TM 运输模块 的装载-运输过程提出新的要求。

　　3.2. 前端模块（EFEM）与传输模块（TM）

　　刻蚀设备的前端模块与传输模块，共同组成了将晶圆从外部的各种搬运设备中（包 括晶圆装载车，搬运机器人，天车）移送到工艺模块中进行刻蚀处理的功能结构。其中前端模块主要包括晶圆装载盒（casstte）晶圆校准器（aligner），大气机械手 （ATM robot），晶圆装载口（loadport），等四部分；传输模块主要包括预抽真空传 输体（loadlock），传输平台本体和真空器械手三个主要组成部分。设备前端市场 主要被美国 Brooks、Genmark 、Kensington、日本 Rorze 占据。

　　3.2.1. 晶舟（cassette）与前开式晶圆盒（foup）

　　晶圆制造涉及许多的程序和步骤，而晶圆则会因这些程序或步骤，需要置放于不 同的外部环境和设备中。因此在晶圆制造过程中，晶圆会不断从一处运送至另一 处，有时甚至必须暂存一段时间，以配合必要的制造流程。在刻蚀设备的前端模 块中，晶舟与前开式晶圆盒共同构成了晶圆暂存模块,同时具备储存及运送功能， 在晶圆在制造过程中扮演了非常重要的角色。外部的前开式晶圆盒（foup）可以保护，运输，存放 12 寸或 8 寸晶圆，防止晶圆 在搬运过程中受损，同时降低工艺步骤之间的暴露在外部环境中对晶圆的污染， 从而提高良率与产能。在使用过程中，晶圆盒通常会充入保护气体。晶舟（cassette）， 又称晶圆花篮，是晶圆盒中承载晶圆片的特制架状载具。承载过程中，通常一片 一片地将晶圆放入架中，再把整个架子放到晶元盒内，这个架子被称为晶舟 Cassette。

　　在包括刻蚀设备在内的半导体设备中，多数晶圆片在晶圆盒和晶舟中水平放置。此外，晶圆盒和晶舟还需具备防静电损害功能，其材质和设计同时具有耐磨损， 低污染，气密性好，耐温（部分高温制程）等特性。通常情况下，晶圆盒和晶舟 的设计参数需要符合 SEMI 标准，以保证其能够在不同厂商的设备中顺利运输。但实际上，部分特殊设备使用专用晶舟，因此就要用倒片器将晶圆从通用的晶舟 转移到专用的晶舟中，再移入到特殊设备当中。

　　3.2.2. 晶圆装载端口（Loadport）

　　晶圆装载端口是安装在前端模块中，负责接收晶圆搬运设备运送来的晶圆盒的机 械装置。其主要功能包括装载，卸载，固定晶圆盒；打开或关闭晶圆盒上的门。晶圆装载端口是晶圆进出前端模块的通道，也是半导体设备与产线的交互端口， 对于实现晶圆厂的自动化运转非常重要。晶圆装载端口有适用卡塞规格，放置标 准，开启方式，平台高度标准和通信协议等，皆需要满足 SEMI 标准。同时晶圆装 载端口通常具备 RFID 读取功能，用以识别晶圆盒的批次和编号。和其他模块类 似，晶圆装载端口也需要具备高洁净度的特性，防止晶圆受到外部环境污染。

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