科普 | “5 nm”到底是什么？
智能电子设备的普及给现代社会带来极大的方便，得益于电子与信息工业的飞速发展，电子设备向微小化、智能化发展，同时性能也逐步提升。摩尔定律指出，每隔18~24个月，集成电路中可容纳的晶体管数目增加一倍，性能提升一倍。依循摩尔定律，半导体行业已飞速发展半个多世纪，每一代芯片性能均比上一代有着巨大提升。业界以“几纳米/微米工艺”，即工艺节点（process node, 又称关键尺寸，critical size），来衡量芯片制程的先进性。例如，因特尔在1971年推出第一款商用处理器Intel 4004，采用10 μm工艺制程。经过50年的发展，今天的先进处理器已采用“几纳米”工艺。在商业宣传中，工艺节点也是芯片厂商、电子设备厂商着重强调的重点，给大众造成工艺节点越小，产品越先进、性能越强大的印象，这也给“几纳米”工艺的说法蒙上一层神秘色彩。
解释工艺节点的物理含义之前，首先要了解场效应晶体管的结构。如图1所示，传统的平面场效应晶体管由源极（source）、漏极（drain）和栅极（gate）组成，源极与漏极被沟道（channel）绝缘；当向栅极施加偏压，电场作用使得沟道内载流子浓度提高，源极与漏极之间导通，电子在沟道之间传递。沟道宽度（channel width）越窄，芯片集成度越高；同时，沟道宽度变窄意味着源极与漏极间的电阻下降，晶体管功耗降低。但是在实际中，沟道宽度难以测量，因为源极和漏极是通过离子注入制造。栅极长度（gate length）与沟道宽度尺寸相似，一般略大于沟道宽度，因此半导体行业以栅极长度来衡量工艺先进性。在平面场效应晶体管时代，工艺节点即指栅极长度，350 nm工艺（Intel P6处理器，1995年推出）即指栅极长度为350 nm。在1997年后，由于半导体工艺的飞速发展，栅极长度与工艺节点发生部分偏移（表1）。
图1. 平面场效应晶体管
表1. 500 ~ 32 nm工艺节点下对应栅极长度及半间距
芯片技术节点进入28 nm以下后，基于平面场效应晶体管的处理器遭遇瓶颈。离子注入实现源极和漏极时，会有离子扩散到栅极下方形成扩散层，此时继续缩小栅极长度，易导致源极和漏极之间短路产生漏电流，栅极对通道电场的控制大幅削弱。1999年，加州大学伯克利分校胡正明教授提出鳍式场效应晶体管(Fin-FET)[1]。如图2b所示，Fin-FET的源极和漏极像鱼鳍一样从硅基底突出，栅极三面环绕于沟道，显著提高栅极与沟道的接触面积，抑制短沟道效应，从而提升了栅极对沟道电场的控制能力，同时降低功耗。2011年，因特尔首次将Fin-FET应用于22 nm工艺制程，将摩尔定律续命至今。
图2. （a）平面场效应晶体管和（b）鳍式场效应晶体管
进入Fin-FET时代，台积电、三星加大对半导体工艺的研发力度，各家厂商对工艺节点的命名出现差异；如表2所示，同为14 nm工艺，因特尔的栅极长度为20 nm，而台积电和三星的栅极长度为30 nm；即使是一家厂商的工艺节点，标准也不同，例如台积电的7 nm工艺有三个工艺标准，即N7，N7P和N7+，所对应栅极长度也不同。Fin-FET的应用，以及芯片厂商的竞争宣传，导致工艺节点仅代表工艺代号，不再具有任何特定的物理含义。
既然工艺节点失去其物理含义，是否有其他标准来衡量半导体工艺先进性？首先最直观的概念是晶体管密度，即单位面积上所容纳的晶体管数量。但晶体管密度是一个宏观概念，难以与纳米级晶体管结构对应，目前更精准的衡量标准是最小重复单元面积，即CPP×MPP。CPP（contacted poly patch/gate patch）指栅极间距，MPP（minimum metal pitch）指M0层金属的间距。以此标准来衡量半导体工艺先进性，由表2可知，因特尔14 nm工艺的晶体管集成度远高于台积电和三星的14 nm工艺，甚至对标其7 nm工艺；同时，因特尔在14 nm工艺打磨多年，相继推出14 nm+和14 nm++工艺，坊间传闻因特尔14 nm工艺与台积电7 nm工艺相当也不足为奇。
表2. 因特尔、台积电和三星半导体工艺对比
依据摩尔定律，5 nm后芯片将进入3 nm、2 nm和1 nm时代，此节点下Fin-FET的漏电流问题难以攻克。目前，芯片厂商已开展GAA型晶体管（Gate all around Field Effect Transistors）的研发，即栅极被四面包裹的晶体管。虽然工艺节点失去了本来的物理含义，但其数值不断缩小的背后，影射了半导体行业关键技术的更迭。
本文作者：
杨家强（厦门大学化学化工学院 固体表面物理化学国家重点实验室）
参考文献
[1] Hisamoto, D.; Wen-Chin, L.; Kedzierski, J.; Takeuchi, H.; Asano, K.; Kuo, C.; Anderson, E.; Tsu-Jae, K.; Bokor, J.; Chenming, H., FinFET-a self-aligned double-gate MOSFET scalable to 20 nm. IEEE Trans. Electron Devices 2000, 47 (12), 2320-2325.
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