封面故事：一种通用的时间数字转换器码密度校准信号产生方法及其实现

电子与信息学报
星期二2021-08-24NO.162

Ordinary people merely think how they shall spend their time ; a man of talent tries to use it . 

——Arthur Schopenhauer , German philosopher 

封面故事
一种通用的时间数字转换器码密度校准信号产生方法及其实现




背景介绍

时间作为物理学中7个基本物理量之一，在物理学的发展中起着至关重要的作用，精确获取研究对象的时间信息具有重要的意义。时间测量技术广泛应用在高能物理、核医学成像、国防军事、电子测量、量子通信、卫星授时及导航等众多领域，高精度时间测量技术促进着多个科学技术领域的进步，是时频测量领域的研究热点之一。

在高能物理实验中，常常需要对粒子的飞行时间(Time of Flight, TOF)进行测量，再结合粒子的动量、飞行轨迹等信息对粒子进行鉴别。由于粒子的质量非常小，时间测量结果稍有偏差就会导致粒子鉴别失败，例如，为了能够将 k 介子、π介子和质子区分开来，整个系统的时间分辨率必须好于 80 ps。考虑到粒子探测器本身的误差，时间测量必须达到更高的精度，才能满足粒子鉴别的要求。

在核医学中，正电子发射断层成像（Positron Emission Tomography, PET）通过对湮灭光子对的探测来获取正电子核素的位置信息，对光子到达的时间进行测量和判选，通过符合探测技术进行成像。飞行时间（TOF）测量技术是 PET技术的一个重要发展方向，TOF-PET 能够提高图像信噪比，减少采集时间，从而提高诊断准确性和降低药物剂量，在临床上具有重大优势。

在国防军事、地理勘探测绘中，经常会使用到脉冲激光测距、超声波测距和雷达测距等方法，这些方法的测距原理都是通过测量发射脉冲信号与接收脉冲信号之间的时间，进而推算出信号发射端到目标之间的距离。

在电子测量中，许多测试设备如示波器、信号发生器、逻辑分析仪都离不开高精度时间测量技术。随着电路工作频率的不断提高，在对电路性能进行分析时往往只有高精度的测试设备才能满足要求。

在量子通信中，对于发送端而言，要知道每个光子准确的发送时间；对于接收端而言，需要准确探测单光子达到时间，并和发送端进行时间比对，确保接收端和发送端的时间精确同步，这就需要使用高精度时间测量技术。

在卫星通信系统中，空天之间、空地之间需要对时间偏差进行测量，将接收到的时间脉冲和标准脉冲进行对比并校准，高精度时间测量是卫星授时的基础。

FPGA与TDC

对时间信息的数字化获取可以由时间数字转换器（Time to Digital Converter，TDC）来实现，TDC将时间转换为二进制数字编码，输出到后端分析得到具体的时间信息。

TDC有多种实现方法，包括时间扩展法、时间幅度转换法、直接计数法、时钟分相法、游标法、抽头延迟链法和差分延迟链法等；各种方法可以独立使用，也可以配合使用，可以实现从普通精度到高精度、从粗时间到细时间的时间测量。从实现方法上来看，TDC的实现方法可以分为模拟方法和数字方法；从实现平台上看，TDC可以在专用集成电路(Application Specific Integrated Circuit, ASIC)、现场可编程门阵列（Field Programmable Gate Array，FPGA）等平台上实现。ASIC-TDC的测量精度和稳定性更高，但是，ASIC-TDC都是针对某一具体应用设计，不具有普适性，并且开发一款ASIC芯片周期很长；FPGA-TDC具有开发周期短、集成度高、成本低、设计灵活等优点，但是其非线性较差，提高FPGA-TDC线性度的方法很多，包括：建表方法、抽头方式、时间求平均方法、码宽校准方法等，本文主要研究TDC码宽的校准方法。

TDC校准方法

基本理论

TDC的常用校准方法主要分为平均校准和逐位校准两种方法。平均校准可以对TDC进行快速校准，但是，得到的只是所有延迟单元抽头的平均延迟时间，无法对TDC中每个延迟单元抽头进行逐位校准，会导致较大的测量误差。逐位校准可以对级联进位链中每一个延迟单元抽头进行bin-by-bin校准，一般通过码密度方法实现，可以精确标定每个延迟单元抽头的延迟时间。

根据文献（周浩. 基于FPGA进位链的时间数字转换器设计[D]. [硕士论文]. 重庆: 重庆邮电大学, 2017.）研究结果，在使用码密度校准方法校准TDC的码宽时，为了尽可能降低码宽的时间误差，需要增加校准次数，增加校准次就会增加校准时间、增加资源占用量；使用时需要根据TDC指标要求折中考虑。在校准信号和TDC主时钟无关的前提下，认为校准信号是随机信号，标准差和校准次数之间的关系式如式（1）所示，式中，N为校准次数，k为级联链抽头数目，T为TDC主时钟周期，T=5 ns，抽头延时选择码宽的中间值，σ_i为第i个延迟单元的标准差，σ_τ为校准误差最大值。根据式（1），已知文章实现的校准次数为1000000次，对应TDC的校准误差最大值小于5 ps；同理，如果校准次数达到100000000次，对应TDC的校准误差最大值小于0.5 ps。从另一个角度分析，如果以5 ps步进延时对TDC进行校准，那么1000000次校准，总步进时间为5 μs，相当于对5 ns周期的时钟遍历1000次，且遍历点不重复。

(1)

码密度校准信号产生方法

基于组合逻辑资源

码密度方法的重点在于产生一个和TDC主时钟相干的校准用随机信号，可以采用FPGA内部的组合逻辑资源，基于自激振荡原理产生可控周期振荡，一般认为产生的校准信号与TDC主时钟无关，是随机信号。

在游标法实现的TDC中，给出了一种典型的起振电路如图1所示（范欢欢. 基于FPGA的时间数字转移电路的若干关键技术的研究[D]. [博士论文]. 合肥:中国科学技术大学, 2015.），该电路利用了FPGA内部的寄存器和门电路等资源，构造了可控的数字振荡电路。

图1 门控数字震荡电路

文献（周浩. 基于FPGA进位链的时间数字转换器设计[D]. [硕士论文]. 重庆: 重庆邮电大学, 2017.）给出了一种利用FPGA内部的查找表（Look-Up Table，LUT）资源，通过级联查找表建立环形振荡电路的方法，如图2所示。环形振荡电路一般由奇数个反相器级联而成，将最后一个反相器输出反馈到第一个反相器输入可以形成环形结构，达到振荡的目的。在校准过程中，EN为‘1’时，由查找表LUT1与LUT2组成的环形结构，相当于奇数个反相器组成的环形振荡电路；在测量或者待机时，为降低功耗、降低干扰，EN为‘0’，由查找表LUT1与LUT2组成的环形结构，相当于偶数个反相器，不形成振荡。

图2 利用查找表构成环形振荡器

采用FPGA内部的组合逻辑资源，基于自激振荡原理产生可控周期振荡，一般认为产生的校准信号与TDC主时钟无关，是随机信号。这种电路结构简单，组合逻辑电路的延时一般在亚纳秒量级，可以产生高频的振荡信号，通过改变信号的传输链路可以调节振荡频率；缺点是产生的振荡信号受外界因素干扰明显、振荡频率不稳定且时钟抖动较大。一般来说，码密度校准方法的校准次数较多，在一定程度上可以通过平均的方法降低这种时钟抖动的影响。

基于时序逻辑资源

从相干采样的角度研究TDC的码密度校准信号产生，对TDC码密度校准而言，相干采样公式如式（2）所示，f_TDC为TDC的主时钟频率，f_cal为校准信号频率，M，N_cal为整数且互为素数。在满足相干采样且校准次数足够多的情况下，可以保证校准信号的均匀分布在TDC的进位链上。

f_TDC / f_cal = N_cal / M   

(2)

以f_TDC作为基准，此处研究f_TDC稍大于f_cal的情况，f_TDC-Δf = f_cal，T_TDC+Δt = T_cal，Δf，Δt都很小，在频域上表现为频率差值Δf，在时域上表现为时间Δt，以f_TDC作为基准计算得到Δt如式（3）所示，f_TDC稍小于f_cal的情况同上述分析。

Δt= T_cal - T_TDC =1/ f_cal -1/ f_TDC 

   =1/ (f_TDC - Δf) -1/f_TDC =Δf / [ f_TDC×(f_TDC - Δf)]

(3)

直接采用两个标称频率值相同的时钟源，分别作为f_TDC和f_cal的时钟源，理论上两个时钟源的功率谱密度分布不完全相同，两个时钟源不可能输出完全相同频率值，两者之间有很小的频率差，可以认为是相干采样。把时钟信号从专用引脚输入，直接作为TDC的主时钟、校准信号，可以降低传播链路上的时钟抖动。

在码密度校准时，如果校准信号频率过高且直接进入到进位链中，可能会造成TDC输出编码错误，这就需要对校准信号进行输出保持，以达到以下的目的：（1）确保校准过程中TDC的输出编码的有效性；（2）定义经过输出保持后的信号为随机信号，认为随机信号和TDC主时钟无关。一种典型的输出保持电路结构如图3所示，D触发器输入端置‘1’，把校准信号作为D触发器的时钟信号，校准信号的上升沿开始一次随机过程，一次测量结束后对D触发器进行复位清零，等待校准信号的下一个上升沿再次输出高电平。由于校准信号与TDC主时钟满足相干采样条件，又经过了一级输出保持电路，输出的随机信号满足码密度校准要求，可以根据式（1）计算校准误差最大值。

图3 典型的输出保持电路

测试结果

在Xilinx公司28 nm工艺的Kintex-7 FPGA上，采用级联进位链的方法设计实现plain TDC，对TDC的码宽进行测试。采用两个独立时钟源分别作为f_TDC和f_cal的时钟源，从专用时钟引脚输入，经过混合模式时钟管理模块（Mixed-Mode Clock Management，MMCM）之后，输出作为TDC的主时钟、校准信号，对进位链plain TDC进行码密度校准。Kintex-7上的单个进位链一般可以输出4个抽头数据，分别是CO0~CO3，典型的4抽头的码宽如图5(a)所示，可见抽头码宽线性度较差，与文献（BAYER E, TRAXLER M. A high-resolution (<10ps RMS) 48-channel time-to-digital converter (TDC) implemented in a field programmable gate array (FPGA)[J]. IEEE Transactions on Nuclear Science, 2011, 58(4): 1547–1552. doi: 10.1109/TNS.2011.2141684.）中90 nm工艺的Virtex-4 FPGA的进位链抽头码宽类似，Virtex-4进位链抽头码宽示意图如图5(b)所示。对比两者可见：（1）制造工艺的改进的确降低了进位链抽头码宽，但是，对进位链抽头码宽的线性度改善不大。（2）文章提出的码密度校准信号产生方法可行，需要研究提高TDC线性的方法。

一个进位链引出两个抽头，将其分割为2个基本延时单元，分别研究了“CO0+CO3”，“CO1+CO3” 两种抽头方式（对应简写为“0tap+3tap”，“1tap+3tap”），研究了两种抽头方式对TDC分辨率和非线性的影响，结果如图6所示，采用“CO0+CO3”的2抽头方式，可以在TDC的分辨率和非线性之间取得较好的均衡。图6中显示，每间隔100个码址会出现一个超宽码，这是因为一个时钟区域内只有50个上下级联的进位链，每个进位链引出2个抽头，共100个抽头，之后进位链就需要跨时钟域，不同时钟域会导致超宽码的产生。本文进位链抽头起始位置并不是时钟区域的最底部，所以超宽码出现在94，95，193，194抽头处。

图 5 Kintex-7进位链4抽头码宽典型值

图 6 两种2抽头方式的码宽典型值

图 7 “0tap+3tap”抽头方式的TDC线性拟合结果

在“0tap+3tap”抽头方式下，校准得到TDC的抽头数量和延迟时间的值，经过线性拟合之后的结果如图7所示，时间分辨率为24.9 ps，对应plain TDC输出二进制编码的最低有效位（Least Significant Bit，LSB）。图8(a)给出了校准得到的TDC的微分非线性（Differential Non-Linearity，DNL）指标，在“0tap+3tap”抽头方式下，DNL范围（-0.84~3.10）LSB，DNL突出部分对应的抽头位置同图6一致。图8(b)给出了校准得到的TDC的积分非线性（Integral Non-Linearity，INL）指标，在“0tap+3tap”抽头方式下，INL范围（-5.2~2.2）LSB。经过对INL分析得到，在同一个时钟区域内自下向上级联的进位链，越向上，进位链抽头对应的延迟时间值越小，对应到图8(b)，抽头位置从0到93，INL是一个缓慢下降的过程，抽头位置从94到193，INL亦如是。

图 8 TDC的非线性示意

为了验证基于相干采样的码密度校准结果的稳定性和可重复性，在“0tap+3tap”抽头方式下，多次校准记录同一个抽头的码宽，反复测量36次（校准次数N=36），其分布如图9所示，分别显示了i为92，94，96，98时，共4个码宽及其标准差，i表示抽头位置，t_i表示第i个抽头码宽，σ_i表示第i个抽头标准差，其中抽头94是跨时钟域产生的。可以看到，4个抽头的码宽随时间发生变化，纵轴时间变化范围2 ps，测量36次，同一个抽头码宽的一致性比较好，σ_i优于0.5 ps，根据前述式（1），已知文中所用校准方法的校准误差最大值σ_τ为5 ps（T=5ns，N=1000000），σ_i远小于5 ps。

图 9 TDC典型码宽和标准差

总结与展望

对比两种经典的基于组合逻辑电路的码密度校准信号产生方法，论文基于相干采样理论，提出了利用时钟逻辑资源产生校准信号的方法，结合输出保持电路，保证校准用的随机信号在TDC延迟路径上的均匀分布，实现了对TDC的bin-by-bin校准。采用Kintex-7 FPGA内部的进位链实现plain TDC，并利用所述的方法校准plain TDC的码宽，验证了提出的方法的可行性。研究测试了2抽头方式下的TDC性能参数，在“CO0+CO3”的抽头方式下，时间分辨率（对应LSB）为24.9 ps，微分非线性为（-0.84~3.1）LSB，积分非线性为（-5.0~2.2）LSB。多次测试考核结果表明：文中所述方法采用的时钟逻辑，单个延时单元的标准差优于0.5 ps，验证了提出方法的稳定性、可重复性。

作者团队

以上研究成果以题为“一种通用的时间数字转换器码密度校准信号产生方法及其实现”（第一作者：李海涛，通信作者：李斌康）由西北核技术研究所李斌康研究员团队发表在《电子与信息学报》2021年第8期。

文章提出一种时间数字转换器（TDC）码密度校准信号产生方法，该方法基于相干采样理论，通过合理设置TDC主时钟和校准信号之间的频率差，结合输出信号保持电路，产生校准用的随机信号，在码密度校准过程中，随机信号均匀分布在TDC的延时路径上，实现对TDC的bin-by-bin校准。该校准方法采用时钟逻辑资源代替组合逻辑资源，重复性、稳定性较好，实现了对TDC的码宽高精度自动校准。

李斌康研究员团队主要从事脉冲辐射场探测及快脉冲电子学技术研究，多年来，该团队在高精度数据实时采集、高速成像系统研制等方面取得了多项进步，获国家技术进步二等奖1项，部委级科技进步一等奖5项，二、三等奖多项。

李斌康研究员个人工作照

美 编：马秀强

校 对：余 蓉、刘艳玲

审 核：陈 倩

声 明

本文系《电子与信息学报》独家稿件，内容仅供学习交流，版权属于原作者。

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