▲第一作者：Laiyuan Wang, Peiqi Wang
DOI：https://doi.org/10.1038/s41565-022-01221-1
硅基电子产品的小型化，遵循摩尔定律，在过去的半个世纪里推动了信息技术革命，但由于基本材料的挑战(例如在低于5纳米的区域内迁移率严重下降)，这一过程正迅速接近其技术极限。作为数字设备继续小型化的替代方案，国际上正在将注意力转移到一种超过摩尔定律的战略，功能多样化，包括集成模拟设备、电力电子、传感器、光电功能和生物芯片，以满足特定应用领域的要求，比如快速发展的物联网和人工智能。为了实现这种功能的多样化，需要各种超出如今硅电子的品质因数，这推动了人们对新一代电子材料的探索，如二维(2D)层状晶体和卤化铅钙钛矿(LHPs)。但这些材料通常过于脆弱，在苛刻的器件制造步骤中无法保持其固有特性。本研究报告了一种方便的plug-and-probe（即插即测）方法，用于一步同时集成高k电介质和触点，以实现具有原子清洁和电子清晰的电介质和接触界面的顶栅晶体管。本研究通过在二维半导体上应用plug-and-probe的顶栅晶体管堆栈，证明了理想的亚阈值摆幅（SS）为60 mV/decade。另外，本研究利用这种方法在精细的卤化铅钙钛矿上实现了一个高k的顶栅CsPbBr3晶体管，它具有低的工作电压和很高的两端场效应迁移率（32 cm2 V−1 s−1）。这种方法可以扩展到厘米级的MoS2和钙钛矿中，可用于制备顶栅晶体管阵列。本研究为快速和方便地获取精细新兴材料的本征性质提供了一种方便的方法。▲图 1 |通过一步法同时转移金属触点和金属/Y2O3顶栅堆栈，在精细材料上无损伤地制造顶栅晶体管的plug-and-probe法1. 为了制备可以很容易地从牺牲衬底上分离的高质量接触和高k介电器件结构，本研究使用单层石墨烯作为牺牲层来缓解器件结构与底层硅衬底的强粘附性(图1a)。由于Y2O3具有高介电常数(∼17-20)、稳定性好、机械强度高、制作简单等优点，本研究选用了Y2O3作为栅极电介质，从而得到氧化沉积的金属Y膜形成致密的氧化物。首先，在石墨烯上沉积一层Y薄膜，并在空气中进行热处理，以使氧气扩散到薄膜中，并缓解应力。X射线光电子能谱证实了Y2O3的形成。在定义了源漏触点和顶栅电极后，在带有石墨烯中间层的牺牲硅衬底上获得了完整的器件结构(图1b)，该结构可以很容易地从石墨烯中剥离(图1c)。然后将具有完整栅极堆叠和源极漏极的剥离薄膜对齐并转移到目标材料上。触点和电介质的背面复制了石墨烯/抛光二氧化硅/硅晶片(图1d)的原子平坦表面，从而确保与底层材料形成无缝界面。2. 对vdW集成的Y2O3/MoS2界面的横截面透射电子显微镜(TEM)结果显示：界面原子清晰，没有明显的无序(图1e)，这对于保持具有最小界面捕获状态和近乎理想的器件性能的高质量介电界面至关重要。相比之下，在AlD生长的Al2O3和MoS2的界面上明显存在大量的无序结构，这归因于其顶部的MoS2层在化学吸附步骤中与氧化物混合。▲图 2 |2D材料上的plug-and-probe设备
1. 实现原子清洁的介电界面对于静电调整半导体材料中的电荷浓度是至关重要的。采用vdW集成顶栅和Y2O栅堆叠的MoS2晶体管的电输运测量表明，栅极可调谐性能良好、栅漏小、在亚阈值区域开关曲线陡峭(图2a)。2. 在室温下，如果界面密度可以忽略不计，SS可以达到60 mV/decade的下限。值得注意的是，本研究的分析表明，在具有转移顶栅的MoS2晶体管中实现了60 mV/decade的理想极限（图2b），这清楚地突出了界面态的数量和电子清洁的介质界面，这可以归因于无缺陷的vdW介质界面。3. 为了进一步评估Y2O3介质的质量，本研究对具有Si/SiO2后栅的顶栅器件进行了双栅扫描(图2c)。由于顶栅极和后栅极之间的静电控制相互竞争，后栅极电压的增加导致顶栅极传输曲线的阈值电压发生负移位。4. 为了进一步证明这种方法的普遍适用性，本研究在剥离的几层WSe2上同时转移了带有Y2O3介质和原子平坦的Au接触电极的顶栅叠层，通过一步法转移和分层工艺制备了p型顶栅晶体管。与MoS2晶体管类似，负背栅用来打开源极-栅极-漏极之间的非栅极间隙区域。顶栅WSe2晶体管显示了p型沟道器件的高效静电调谐(图2e, f)，SS为75 mV/decade。▲图 3 |CVD生长的单层MoS2上的plug-and-probe晶体管阵列
1. 这种plug-and-probe法也可以很容易地应用于大面积CVD生长的MoS2，以实现顶栅晶体管阵列的可扩展制造。为了最大限度地减少由于PMMA的大规模变形在后续步骤中造成的对准偏差，本研究在PMMA的顶部使用了一条坚硬而厚实的热释放胶带来帮助剥离过程，并尽可能避免PMMA层的意外拉伸(图3a)。2. 在将器件结构阵列对准并层叠在预图案化的CVD生长的单层MoS2上之后，可获得具有干净的VDW界面的顶栅晶体管阵列，而不需要任何高能沉积工艺(图3b, c)。3. 使用高质量的高k电介质，栅极在低工作电压下表现出出色的通道静电控制，如这些晶体管的典型输出曲线所示(图3d)。顶栅晶体管的性能也高度一致，表现出窄的阈值分布(图3e)、可忽略的磁滞、低SS和高于1x106的高开关比。大多数器件的SS在70-100 mV/decade的范围内(图3f)，这是在CVD生长的2D材料中实现的最佳SS之一，因为它们具有比剥离材料更高的本征缺陷密度。
▲图 4 |采用vdW plug-and-probe法制作的顶栅CsPbBr3晶体管阵列
1. 一步式plug-and-probe法为同时集成高质量电介质和接触提供了一种非侵入性过程，同时对界面的损坏最小，并且原则上可以扩展到具有精细表面的任意材料。plug-and-probe法为制造用于探测场效应电荷传输特性的顶栅LHP晶体管提供了理想的解决方案。通过使用plug-and-probe法在生长在云母衬底上的CsPbBr3薄膜(图4a)上直接转移Au触点和Y2O3顶栅堆栈，高k顶栅LHP晶体管在一步中形成，而不需要在精细的LHP上进行直接光刻和沉积步骤(图4b, c)。2. 通过优化的vdW接触和高k栅电介质界面，顶栅LHP晶体管显示出典型的p型传输行为和有效的栅开关，工作电压为2 V。钙钛矿型沟道可以在±2 V的栅极电压范围内以2-4个数量级的开关比进行静电调谐(图4d, e)。本研究提出了一种plug-and-probe的通用且方便的方法，可从各种新兴电子材料中快速制作高性能器件的原型，用于基础输运研究。利用该方法，本研究以优异的性能制备了顶栅晶体管。高能接触和介质沉积工艺与器件集成步骤的分离绕过了工艺不兼容性的挑战，几乎可以在任何具有精细表面的材料上实现高质量的器件结构。由于器件堆栈和材料与非键合的vdW相互作用相结合，原始的界面被保留下来，这对于保持新材料的固有电子性能至关重要。这种方便的方法可以进一步演变为可重复使用的stamp probe，通过将器件架构嵌入在stamp的底部表面，从而定义了一种高效的非侵入性方法，可用于快速探测新兴的电子材料，而不需要器件制造步骤。它可以为探索快速扩展的精密和环境敏感的电子或量子材料开辟巨大的机会。https://www.nature.com/articles/s41565-022-01221-1更多科研作图、软件使用、表征分析、SCI 写作、名师介绍等干货知识请进入后台自主查询。